JP2015154062A - 電子装置 - Google Patents

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Abstract

【課題】電子装置の電気的特性を向上させる。
【解決手段】実装基板ＭＢ１の上面Ｍａに実装された半導体装置ＳＰ１と三端子コンデンサ５０を有する電子装置ＥＤ１であって、半導体装置ＳＰ１は電源パッド２ｐｄ（ｐ）とグランドパッド２ｐｄ（ｇ）を有し、電源パッド２ｐｄ（ｐ）とグランドパッド２ｐｄ（ｇ）は、それぞれ電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）に電気的に接続されており、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、半導体装置ＳＰ１の最外周のランド列に割り当てられている。そして、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、実装基板ＭＢ１の上面Ｍａに形成された配線Ｍｗ１により三端子コンデンサ５０に接続されている。
【選択図】図４

Description

本発明は、例えば、配線基板（マザーボード）上に複数の電子部品（半導体装置、コンデンサ）が搭載された電子装置に関する。
電子回路を構成する電子装置には、半導体装置とともに複数のコンデンサ（コンデンサ素子）が搭載されている。
特許文献１（特開２００７−３０５６４２号公報）には、多層回路基板（後述の実装基板に対応）の主面にマイクロコンピュータ（前述の半導体装置に対応）が実装された電子装置が開示されている。多層回路基板の裏面には、不要輻射ノイズ低減用の三端子コンデンサと、電圧変動抑制用の補助用コンデンサ（二端子コンデンサまたは三端子コンデンサ）が実装されている。マイクロコンピュータと三端子コンデンサおよび補助用コンデンサとは多層配線基板のビアホールを介して電気的に接続されている。
特許文献２（特開２０１１−２４９４１２号公報）には、多層配線基板（後述の実装基板に対応）のＩＣ（後述の半導体装置に対応）搭載面である主面に形成された第１配線層に第１の三端子コンデンサを、主面と反対側の裏面に形成された第２配線層に第２の三端子コンデンサを接続した電子装置が開示されている。第１および第２の三端子コンデンサの入力端子は、電源回路に接続され、出力端子はＩＣの電源端子に接続され、グランド端子は、ビアを介して、多層配線基板の第１配線層と第２配線層との間に配置されるグランド層に接続され、更にビアを介してＩＣのグランド端子に接続されている。第１および第２の三端子コンデンサのグランドが共通にとられているので、グランド層に流れるノイズの電磁気的な相殺作用が生じ、ＥＳＬ（Equivalent Series Inductance、等価直列インダクタンス）が低下してノイズがグランド層に流れやすくなることが記載されている。
特開２００７−３０５６４２号公報 特開２０１１−２４９４１２号公報
電子装置の電源ラインとグランドライン間に接続されたバイパスコンデンサとして、電子装置の電圧変動を低減するためには、電子装置を構成する半導体装置の出来るだけ近くにバイパスコンデンサを配置して、半導体装置の電源端子からバイパスコンデンサを経由した半導体装置のグランド端子に至る経路のインピーダンスを低減することが重要である。その為、特許文献１では、平面視において、多層回路基板のうちの半導体装置（マイクロコンピュータ）が実装された領域と重なるように、ノイズ抑制用の三端子コンデンサと電圧変動抑制用の二端子コンデンサを配置し、半導体装置の電源端子と両コンデンサとを多層回路基板に形成されたビアを介して電気的に接続している。そして、そのビアも、多層回路基板のうちの半導体装置（マイクロコンピュータ）が実装された領域と重なるように配置することで、半導体装置の電源端子からバイパスコンデンサを経由して半導体装置のグランド端子に至る経路のインピーダンス低減を図っている。
しかしながら、本願発明者の検討によれば、多層回路基板の半導体装置が実装された領域と重なるように三端子コンデンサを実装することは困難であることが判明した。その理由として、三端子コンデンサの平面サイズが二端子コンデンサの平面サイズに比べて非常に大きいこと、及び多層回路基板の半導体装置が実装された領域と重なるように、電圧変動抑制用の多数の二端子コンデンサが実装されていることが挙げられる。因みに、三端子コンデンサの平面サイズは、例えば、１．６ｍｍ×０．８ｍｍであり、二端子コンデンサの平面サイズは、例えば、１．０ｍｍ×０．５ｍｍである。つまり、三端子コンデンサの平面積は、二端子コンデンサの平面積のおよそ２．５倍であるが、端子数が多いことも有り、三端子コンデンサの実装面積は、二端子コンデンサの３倍以上となってしまう。
そして、三端子コンデンサを、多層回路基板の半導体装置が実装された領域と重ならない領域に実装する場合、半導体装置と三端子コンデンサ間のビアおよび配線のインピーダンスが大となり、三端子コンデンサを電圧変動抑制用に利用できない、つまり、電子装置の電気的特性が低下するという問題が有ることが判明した。
したがって、多層回路基板（後述の実装基板）に、半導体装置と、ノイズ抑制用の三端子コンデンサおよび電圧変動抑制用の二端子コンデンサを実装した電子装置の電気的特性の向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、電子装置は、電源パッドとグランドパッドを有する半導体チップを有し、電源パッドに電気的に接続された電源用ランドおよびグランドパッドに電気的に接続されたグランド用ランドを有する半導体装置を有している。電子装置は、さらに、主面に第１および第２電源配線とグランド配線とを有する実装基板と、実装基板上に形成された電源回路と、第１電源用端子、第２電源用端子およびグランド用端子を有する三端子コンデンサと、を有している。実装基板の主面には、半導体装置と三端子コンデンサとが搭載され、第１電源用端子は第１電源配線を介して電源回路に電気的に接続され、第２電源用端子は第２電源配線を介して電源用ランドに電気的に接続され、グランド用端子はグランド配線を介してグランド用ランドに電気的に接続されている。半導体装置は、その周囲に沿って配置された複数のランド列を有し、電源用ランドとグランド用ランドは最外周のランド列に配置されており、第２電源配線とグランド配線とは、実装基板の主面に形成された第１層配線層で構成されている。
前記一実施の形態によれば、電子装置の電気的特性を向上することができる。
一実施の形態である電子装置の半導体装置実装面側の一部を示す拡大平面図である。 図１に示す実装基板の反対面側を示す拡大平面図である。 図１のＡ−Ａ線に沿った拡大断面図である。 図１のＢ−Ｂ線に沿った拡大断面図である。 （ａ）は半導体装置を構成する配線基板の第１層配線層の導体パターン図であり、（ｂ）は配線基板の第２層配線層の導体パターン図である。 （ａ）は配線基板の第３層配線層の導体パターン図であり、（ｂ）は配線基板の第４層配線層の導体パターン図である。 実装基板の第１層配線層の導体パターン図である。 実装基板の第２層配線層の導体パターン図である。 実装基板の第３層配線層の導体パターン図である。 実装基板の第４層配線層の導体パターン図である。 本実施の形態１の電子装置の等価回路図である。 図１に示す電子装置の製造工程のフローを示す説明図である。 図１２に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図３に示す半導体装置に対する変形例を示す断面図である。 図１に示す電子装置に対する変形例を示す拡大平面図である。 図１５に示す変形例の電子装置に用いる配線基板の第４層配線層の導体パターン図である。 図１５に示す変形例の電子装置に用いる実装基板の第１層配線層の導体パターン図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を表面、表面の反対側の面を裏面として記載する。また、配線基板のチップ搭載面側の平面を上面あるいは表面、上面の反対側に位置する面を下面として記載する。
また、本願では、四角形と言った場合、正方形、長方形等の４辺と４つの角で構成された形状に限定されるものではなく、角部が面取りまたは丸みを帯びたもの、つまり、略四角形をも含んでいる。例えば、本願の実施形態の半導体チップ、配線基板などはその一例である。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電子装置＞
まず、本実施の形態の電子装置の構成の概要について説明する。図１は、本実施の形態の電子装置の半導体装置実装面側の一部を示す拡大平面図、図２は図１に示す実装基板の反対面側を示す拡大平面図である。図１においては、半導体装置の主面の構造が明確になるように、封止体を除去した状態を示している。また、図３は、図１のＡ−Ａ線に沿った拡大断面図である。また、図４は、図１のＢ−Ｂ線に沿った拡大断面図である。図５（ａ）は、半導体装置を構成する配線基板の第１層配線層の導体パターン、図５（ｂ）は、半導体装置を構成する配線基板の第２層配線層の導体パターンである。図６（ａ）は、半導体装置を構成する配線基板の第３層配線層の導体パターン、図６（ｂ）は、半導体装置を構成する配線基板の第４層配線層の導体パターンである。図７は、電子装置を構成する実装基板の第１層配線層の導体パターン、図８は、電子装置を構成する実装基板の第２層配線層の導体パターンである。図９は、電子装置を構成する実装基板の第３層配線層の導体パターン、図１０は、電子装置を構成する実装基板の第４層配線層の導体パターンである。なお、本実施の形態で説明する各図では、電極や端子を見やすくするため、端子数が少なく、かつ各端子の平面寸法が大きい例を取り上げて説明している。また、図１では、半導体装置ＳＰ１内の半導体チップ２の位置が分かりやすいように封止体を除去した状態を示している。また、半導体チップ２と半田ボールＳＢ（外部端子、電極、外部電極）の位置関係が分かるように半田ボールＳＢの輪郭を二点鎖線で示している。但し、半導体チップ２と重なる部分などに図示していない半田ボールＳＢが存在している。図２には、半導体装置を構成する配線基板３の輪郭を二点鎖線で示している。また、半田ボールＳＢの輪郭も二点鎖線で示している。なお、図５（ａ）、図５（ｂ）、図６（ａ）および図６（ｂ）は、配線基板の上面から見たパターンを示している。また、図２、図７、図８、図９および図１０も実装基板を上面から見たパターンを示している。
図１から図４に示すように、本実施の形態の電子装置ＥＤ１は、実装基板（ボード、マザーボード、配線基板、支持基板）ＭＢ１、および実装基板ＭＢ１に搭載された半導体装置（半導体パッケージ）ＳＰ１を備えている。また、電子装置ＥＤ１は、実装基板ＭＢ１に搭載される、少なくとも１個の三端子コンデンサ（コンデンサ素子、チップコンデンサ）５０と、少なくとも１個の二端子コンデンサ（コンデンサ素子、チップコンデンサ）６０を備えている。さらに、電子装置ＥＤ１は、外部との接続用のコネクタおよび電源回路Ｒｅｇ（電源レギュレータ）を備えている。二端子コンデンサ６０は、直方体の形状を有し、長手方向の一方の端面に電源用端子６１を、長手方向の他方の端面にグランド用端子６２を備えている。二端子コンデンサ６０の平面寸法は、例えば、１．０ｍｍ×０．５ｍｍである。三端子コンデンサ５０は、直方体の形状を有し、長手方向の両端面に電源用端子５１、５２を、長手方向の中央部にグランド用端子５３，５４を備えている。三端子コンデンサ５０の平面寸法は、例えば、１．６ｍｍ×０．８ｍｍである。電源回路Ｒｅｇは、電源入力端子Ｖｉｎ、電源出力端子Ｖｏｕｔおよびグランド端子Ｇｎｄの３端子を有している。三端子コンデンサ５０は、二端子コンデンサ６０に比べ、大幅に等価直列インダクタンスＥＳＬ(Equivalent Series Inductance)が小さいため、ＥＭＩ(Electro Magnetic Interface)フィルタとしてだけでなく、高周波帯域に対するバイパスコンデンサとして効果的である。
半導体装置ＳＰ１は、半導体集積回路が形成された半導体チップ２、および半導体集積回路と電気的に接続された複数の外部端子である複数の半田ボールＳＢが形成された配線基板３を有する。
半導体チップ２は、図１、３および４に示すように表面（主面、上面）２ａ、表面２ａとは反対側の裏面（主面、下面）２ｂを有し、平面視において四角形の外形形状を成す。半導体チップ２の平面サイズ（平面視における寸法、表面２ａおよび裏面２ｂの寸法、外形サイズ）は、例えば一辺の長さが５ｍｍ〜１０ｍｍ程度である。半導体チップ２は、例えばシリコン（Ｓｉ）から成る半導体基板の半導体素子形成面に、複数の半導体素子が形成されている。この複数の半導体素子は、半導体素子上に積層された配線層を介して半導体チップ２の表面２ａ側に形成された複数のパッド（電極、電極パッド）２ｐｄと電気的に接続されている。半導体チップ２には、上記の半導体素子およびこの半導体素子間を接続する配線層によって構成される、複数の回路が形成されている。この複数の回路には、例えば、演算処理回路や記憶回路など、半導体チップ２が備える主要な機能を構成する主回路（コア回路）と、半導体チップ２と外部との間で電気信号を入出力するための入出力回路と、が含まれる。入出力回路は、例えば、電源電圧３．３Ｖで動作し、主回路は、例えば、電源電圧１．２Ｖで動作する。本実施の形態の電子装置においては、主回路を動作させる電源電圧は半導体チップ２の外部から供給される。半導体チップ２の表面には、主回路を動作させるための電源電圧供給用の電源パッド２ｐｄ（ｐ）およびグランド電位供給用のグランドパッド２ｐｄ（ｇ）が設けられている。図示はしないが、入出力回路を動作させるための電源パッドとグランドパッドが、主回路を動作させるための電源パッド２ｐｄ（ｐ）およびグランドパッド２ｐｄ（ｇ）とは独立に半導体チップ２の表面に設けられている。ただし、主回路用のグランドパッド２ｐｄ（ｇ）と入出力回路用のグランドパッドとは共通にすることも可能である。さらに、主回路への入力信号は、信号パッド２ｐｄ（ｓ）を介して半導体チップ２に入力される。また、主回路からの出力信号は、信号パッド２ｐｄ（ｓ）を介して半導体チップ２の外に出力される。
また、図３に示すように、配線基板３は、半導体チップ２が搭載された上面（面、チップ搭載面）３ａ、上面３ａとは反対側の下面（面、実装面）３ｂを有し、平面視において四角形の外形形状を成す。配線基板３の平面サイズ（平面視における寸法、上面３ａおよび下面３ｂの寸法、外形サイズ）は、例えば一辺の長さが１０ｍｍ〜２０ｍｍ程度であるが、半導体チップ２の対応する一辺よりも長く、半導体チップ２は、配線基板３の上面３ａの中央部に搭載されている。つまり、四角形の配線基板３の対角線の交点と、四角形の半導体チップ２の対角線の交点とが一致またはほぼ一致している。また、配線基板３の厚さ、すなわち、図３に示す上面３ａから下面３ｂまでの距離は、例えば０．１ｍｍ〜０．５ｍｍ程度である。
配線基板３は、上面３ａ側に搭載された半導体チップ２と実装基板ＭＢ１とを電気的に接続するため、平面視における端子の位置を調整するインタポーザである。配線基板３の上面３ａには、半導体チップ２と電気的に接続される複数のボンディングフィンガ（端子、チップ搭載面側端子、電極、ボンディングリード）３ｐ１が形成されている。図１に示すように、複数のボンディングフィンガ３ｐ１は、半導体チップ２の４辺に沿って、半導体チップ２の周囲に配置されている。ボンディングフィンガ３ｐ１とパッド２ｐｄとはボンディングワイヤＢＷで電気的に接続されている。ボンディングフィンガ３ｐ１には、電源用ボンディングフィンガ３ｐ１（ｐ）、グランド用ボンディングフィンガ３ｐ１（ｇ）および信号用ボンディングフィンガ３ｐ１（ｓ）が含まれている。つまり、電源用ボンディングフィンガ３ｐ１（ｐ）は、ボンディングワイヤＢＷを介して電源パッド２ｐｄ（ｐ）に電気的に接続されており、グランド用ボンディングフィンガ３ｐ１（ｇ）は、ボンディングワイヤＢＷを介してグランドパッド２ｐｄ（ｇ）に電気的に接続されている。さらに、信号用ボンディングフィンガ３ｐ１（ｓ）は、ボンディングワイヤＢＷを介して信号パッド２ｐｄ（ｓ）に電気的に接続されている。
また、図３および図４に示すように、配線基板３は、例えば、４層の配線層とその間を絶縁する３層の絶縁層によって構成されている。配線基板３の上面３ａから第１、第２、第３および第４層配線層が、各々の間に絶縁層３ｎｃ１、３ｎｃ２および３ｎｃ３を介在して積層されることで配線基板３が構成されている。絶縁層３ｎｃ１、３ｎｃ２および３ｎｃ３は、ガラス布にエポキシ樹脂を含浸させた絶縁材であり、その膜厚は、各々、例えば、１００μｍ程度である。配線基板３には、絶縁層３ｎｃ１、３ｎｃ２および３ｎｃ３を貫通するビア（貫通孔）が複数形成されており、４層の配線層の間は、ビア内に形成されたビア導体層３ｖで電気的に接続されている。各配線層の膜厚は１８μｍ程度であり、ビアの直径は０．１５ｍｍで隣接ビアの最小ピッチは０．３５ｍｍである。
図５（ａ）に示すように、第１層配線層は銅膜で形成されており、複数のボンディングフィンガ３ｐ１および複数の配線３ｗ１を構成している。図１および図５（ａ）に示すように配線３ｗ１とボンディングフィンガ３ｐ１とは一体に形成されており、配線３ｗ１は、ボンディングフィンガ３ｐ１から配線基板３の辺（配線基板の周囲）に向かって延びている。図１および図５（ａ）では２本の配線のみ図示しているが、他のボンディングフィンガ３ｐ１からも配線３ｗ１が配線基板３の辺（配線基板の周囲）に向かって延びている。配線３ｗ１の配線幅は、ボンディングフィンガの幅よりも小である。特に、ボンディングワイヤが接続された部分におけるボンディングフィンガ３ｐ１の幅は、配線３ｗ１の幅よりも大である。また、図示していないが、配線基板３の表面３ａは、絶縁膜であるソルダレジスト膜で覆われている。具体的には、配線３ｗ１はソルダレジスト膜で覆われており、ボンディングフィンガ３ｐ１はソルダレジスト膜に設けられた開口から露出している。つまり、ボンディングワイヤＢＷは、ソルダレジスト膜に設けられた開口内において、ボンディングフィンガ３ｐ１と接続されている。
図５（ｂ）に示すように、第２層配線層は銅膜で形成されており、グランドプレーン３ｇｐを構成している。グランドプレーン３ｇｐは、平面視において、配線基板３の全域にわたるベタパターンであるが、部分的に銅膜が除去された開口３ｇｈを複数有する。つまり、開口３ｇｈ内に形成されたビア導体層３ｖは、グランドプレーン３ｇｐとは電気的に接続されていない。逆に、開口３ｇｈで囲まれていないビア導体層３ｖは、グランドプレーン３ｇｐと電気的に接続されている。図１、図３、図５（ａ）および図５（ｂ）から分かるように、グランド用ボンディングフィンガ３ｐ１（ｇ）は、ビア導体層３ｖを介してグランドプレーン３ｇｐに電気的に接続されている。
また、図６（ａ）に示すように、第３層配線層は銅膜で形成されており、電源プレーン３ｄｐを構成している。電源プレーン３ｄｐは、平面視において、配線基板３の中央部分に所定の幅でＸ方向に延在しており、配線基板３を海と見なすと、電源プレーン３ｄｐは島状のパターンである。電源プレーン３ｄｐも部分的に銅膜が除去された円形の開口３ｄｈを複数有する。つまり、開口３ｄｈ内に形成されたビア導体層３ｖは、電源プレーン３ｄｐとは電気的に接続されていない。逆に、開口３ｄｈで囲まれていないビア導体層３ｖは、電源プレーン３ｄｐと電気的に接続されている。図１、４、５（ａ）および６（ａ）から分かるように、電源用ボンディングフィンガ３ｐ１（ｐ）は、ビア導体層３ｖを介して電源プレーン３ｄｐに電気的に接続されており、グランドプレーン３ｇｐとは電気的に分離されている。Ｙ方向における電源プレーン３ｄｐの幅は、信号用ボンディングフィンガ３ｐ１（ｓ）につながる配線３ｗ１の幅よりも大である。さらに、開口３ｄｈの直径よりも大である。さらに、ボンディングフィンガ３ｐ１のＸ方向またはＹ方向の幅よりも大である。さらに、後述するランド３ｐ２の径よりも大である。また、後述する実装基板ＭＢ１の第１層配線層で構成される配線Ｍｗ１（特に、半導体装置ＳＰ１と三端子コンデンサ５０間を接続する配線Ｍｗ１）よりも幅広である。
また、図６（ｂ）に示すように、第４層配線層は銅膜で形成されており、複数のランド（出力端子、端子）３ｐ２を構成している。複数のランド３ｐ２の位置は、図１で示した半田ボールＳＢの配置位置に対応しており、複数のランド３ｐ２は半田ボールＳＢに電気的に接続されている。複数のランド３ｐ２は、平面視において、各々が等しい径の円形を有し、配線基板３の周囲（４辺）に沿ってリングを構成するランド列を構成するよう配列されている。リング状のランド列は大と小の２列（２重）が形成されている。半田ボールＳＢの配置位置と対応しているランド３ｐ２は、半導体チップ２の周囲に額縁状に配置されており、２列のリングを構成している。複数のランド３ｐ２は、配線基板３の周囲（４辺）に沿って３列以上に配置されていても良い。つまり、半導体チップ２と配線基板３の４辺との間に３列以上のリング状ランド列を構成するように配列しても良い。また、配線基板３の全域にわたって行列状に配置（フルアレイと呼ぶ）されていても良い。いずれの場合も、Ｘ方向およびＹ方向において、隣接するランド３ｐ２のピッチ（隣接するランド３ｐ２の中心間の距離）は等しい。
また、配線基板３の任意の辺（第１辺と呼ぶ）に着目して説明すると、配線基板３の第１辺と半導体チップ２間には、第１辺に沿って配列された複数のランド３ｐ２で構成される直線状のランド列が２列以上（多数列）存在し、２列以上のランド列は、第１辺から異なる距離に配置されている。つまり、２列の場合には、配線基板３の第１辺に近い列と遠い列からなり、配線基板３の第１辺と平行に２列のランド列が存在している。
ここで、複数のランド３ｐ２には、信号用ランド３ｐ２（ｓ）、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）が含まれている。更に、額縁状に２列配置された複数のランド３ｐ２の中央部には、二端子コンデンサ６０との接続用に２つの二端子コンデンサ用ランド３ｐ２（ｃ）が配置されている。ここでは、２つの二端子コンデンサ用ランド３ｐ２（ｃ）のみを示しているが、実際には、複数組の２つの二端子コンデンサ用ランド３ｐ２（ｃ）が配置されている。
配線基板３の下面３ｂも全域にわたり絶縁膜であるソルダレジスト膜で覆われている。ただし、複数のランド３ｐ２はソルダレジスト膜に設けられた複数の開口から露出している。つまり、半田ボールＳＢは、この開口内において、複数のランド３ｐ２に接続されている。
電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、配線基板３の辺に沿った複数の直線状のランド列の内で、配線基板３の辺に最も近いランド列に割り当てられている。電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、配線基板３の辺に沿って互いに隣接している。また、半導体チップ２の周囲に２列以上のリング状ランド列を構成するようにランド３ｐ２が配置されている場合、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、最外周のリング状ランド列に割り当てられている。大小２重のリング状ランド列を構成するようにランド３ｐ２が配置されている場合、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、大きいリング状ランド列に割り当てられている。
図１、３、４、５および６を用いて説明するが、信号用ボンディングフィンガ３ｐ１（ｓ）は、配線３ｗ１およびビア導体層３ｖを介して信号用ランド３ｐ２（ｓ）に電気的に接続されている。また、電源用ボンディングフィンガ３ｐ１（ｐ）は、ビア導体層３ｖを介して電源プレーン３ｄｐに電気的に接続され、更に、ビア導体層３ｖを介して電源用ランド３ｐ２（ｐ）に電気的に接続されている。電源プレーン３ｄｐと電源ランド３ｐ２（ｐ）を接続するビア導体層３ｖは、平面視において、電源用ボンディングフィンガ３ｐ１（ｐ）と電源プレーン３ｄｐを接続するビア導体層３ｖよりも、半導体チップ２から離れたところに位置している。言い換えると、配線基板３の中心（対角線の中点）を基準にして、電源プレーン３ｄｐと電源ランド３ｐ２（ｐ）を接続するビア導体層３ｖは、電源用ボンディングフィンガ３ｐ１（ｐ）と電源プレーン３ｄｐを接続するビア導体層３ｖよりも遠い位置にある（配線基板３の中心からの距離が大である）。更に、電源用ボンディングフィンガ３ｐ１（ｐ）は、ビア導体層３ｖを介して電源プレーン３ｄｐに電気的に接続され、更に、異なる位置のビア導体層３ｖを介して二端子コンデンサ用ランド３ｐ２（ｃ）に電気的に接続されている。
また、グランド用ボンディングフィンガ３ｐ１（ｇ）は、ビア導体層３ｖを介してグランドプレーン３ｇｐに電気的に接続され、更に、ビア導体層３ｖを介してグランド用ランド３ｐ２（ｇ）に電気的に接続されている。更に、グランド用ボンディングフィンガ３ｐ１（ｇ）は、ビア導体層３ｖを介してグランドプレーン３ｇｐに電気的に接続され、更に、ビア導体層３ｖを介して二端子コンデンサ用ランド３ｐ２（ｃ）に電気的に接続されている。グランドプレーン３ｇｐとグランドランド３ｐ２（ｇ）を接続するビア導体層３ｖは、平面視において、グランド用ボンディングフィンガ３ｐ１（ｇ）とグランドプレーン３ｇｐを接続するビア導体層３ｖよりも、半導体チップ２から離れたところに位置している。言い換えると、配線基板３の中心（対角線の中点）を基準にして、グランドプレーン３ｇｐとグランドランド３ｐ２（ｇ）を接続するビア導体層３ｖは、グランド用ボンディングフィンガ３ｐ１（ｇ）とグランドプレーン３ｇｐを接続するビア導体層３ｖよりも遠い位置にある（配線基板３の中心からの距離が大である）。
また、図３に示すように、配線基板３の上面３ａに搭載された半導体チップ２およびボンディングワイヤＢＷは、エポキシ樹脂からなる封止体４で覆われている。平面視において、封止体４は配線基板３と等しい形状を有している。つまり、配線基板３の上面３ａは全体を封止体４で覆われているが、配線基板３の側面は封止体４で覆われていない。
また、図３および図４に示すように、半導体装置ＳＰ１が実装される実装基板ＭＢ１は、半導体装置ＳＰ１の搭載面である上面Ｍａ、および上面（面、半導体装置実装面）Ｍａの反対側の下面（面、裏面）Ｍｂを有している。実装基板ＭＢ１は、半導体装置ＳＰ１、三端子コンデンサ５０、二端子コンデンサ６０および電源回路Ｒｅｇが搭載されているモジュール基板であり、複数の電子部品を支持する強度が要求される。このため、実装基板ＭＢ１の厚さは半導体装置ＳＰ１の配線基板３の厚さよりも大きい（厚い）。例えば、本実施の形態においては、実装基板ＭＢ１の厚さは、１．０ｍｍ〜２．０ｍｍ程度である。実装基板ＭＢ１の厚さは、上面Ｍａおよび下面Ｍｂのうち、一方の面から他方の面までの距離である。実装基板ＭＢ１は、例えば、４層の配線層とその間を絶縁する３層の絶縁材（絶縁層）によって構成されている。実装基板ＭＢ１は、上面Ｍａから第１、第２、第３および第４層配線層が、各々の間に絶縁材Ｍｎｃ１、Ｍｎｃ２およびＭｎｃ３を介在した積層構造で構成されている。絶縁材Ｍｎｃ１、Ｍｎｃ２およびＭｎｃ３は、ガラス布にエポキシ樹脂を含浸させた絶縁材であり、その膜厚は、各々、例えば、２００μｍ〜１０００μｍ程度である。絶縁材Ｍｎｃ１およびＭｎｃ３の厚さ（２００μｍ〜４００μｍ）に比べ、絶縁材Ｍｎｃ２の厚さ（６００μｍ〜１０００μｍ）は厚く形成されている。実装基板ＭＢ１には、絶縁層Ｍｎｃ１、Ｍｎｃ２およびＭｎｃ３を上面Ｍａから下面Ｍｂにわたって貫通するビア（貫通孔）が複数形成されており、４層の配線層の間は、ビア内に形成されたビア導体層Ｍｖで電気的に接続されている。各配線層の膜厚は３５μｍ程度であり、ビアの直径は０．３ｍｍで隣接ビアの最小ピッチは０．８ｍｍである。したがって、ビア導体層Ｍｖの最小隣接距離は０．５ｍｍである。
図７に示すように、第１層配線層は銅膜で形成されており、複数の電極Ｍｐ１および複数の配線Ｍｗ１が形成されている。図示していないが、実装基板ＭＢ１の上面Ｍａには、第１層配線層を覆うように絶縁膜からなるソルダレジスト膜が全面的に設けられている。ソルダレジスト膜は複数の開口を有しており、複数の電極Ｍｐ１は複数の開口から露出しているが、複数の配線Ｍｗ１はソルダレジスト膜で覆われている。複数の電極Ｍｐ１は、半導体装置ＳＰ１、三端子コンデンサ５０および電源回路Ｒｅｇとの電気的、物理的な接続を取る部分であり、配線Ｍｗ１は複数の電極Ｍｐ１の間を電気的に接続している。電極Ｍｐ１は、配線Ｍｗ１の一部であるので、電極Ｍｐ１を含め配線Ｍｗ１と呼んでも良い。
ここでは、図７に示すように、実装基板ＭＢ１の上面Ｍａの半導体装置ＳＰ１と重なる領域内（図７において、破線で示した領域内）に形成された複数の電極Ｍｐ１について説明する。この領域の複数の電極Ｍｐ１は、半導体装置ＳＰ１の外部端子である半田ボールＳＢを接続するための、実装基板ＭＢ１側のインタフェース用端子である。したがって、この領域内の複数の電極Ｍｐ１の配列は、図２に示す半田ボールＳＢの配列に対応しており、更には、図６（ｂ）に示す複数のランド３ｐ２の配列とも対応している。すなわち、本実施の形態では、図７に示すように、複数の電極Ｍｐ１は、平面視において、半導体装置ＳＰ１の搭載領域の外周に沿って２列に配置されており、更に、半導体装置ＳＰ１の搭載領域の中央部にも二端子コンデンサ６０との接続用に２つの二端子コンデンサ用の電極Ｍｐ１が配置されている。複数の電極Ｍｐ１には、信号用電極Ｍｐ１（ｓ）、電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）が含まれている。図示していないが、電極Ｍｐ１にも信号用電極Ｍｐ１（ｓ）と同様に配線Ｍｗ１が接続されており、その配線Ｍｗ１は半導体装置ＳＰ１の辺に直交する方向に延びて、半導体装置ＳＰ１の辺を越えて延びている。
図７に示すように、信号用電極Ｍｐ１（ｓ）には、第１層配線層で形成した配線Ｍｗ１が接続されており、この配線は、半導体装置ＳＰ１の辺に直交する方向に延びている。
図１、図４および図７に示すように、電源用電極Ｍｐ１（ｐ）と三端子コンデンサ５０の電源用端子５２が接続される電極Ｍｐ１とは配線Ｍｗ１で直接接続されている。電源用電極Ｍｐ１（ｐ）、配線Ｍｗ１、および電源用端子５２が接続される電極Ｍｐ１は、第１層配線層で一体に形成されている。この配線Ｍｗ１は、電源用電極Ｍｐ１（ｐ）からＸ方向に直線的に延びており、電源用電極Ｍｐ１（ｐ）と三端子コンデンサ５０の電源用端子５２が接続される電極Ｍｐ１との間を最短距離で接続している。言い換えると、電源用電極Ｍｐ１（ｐ）に接続された配線Ｍｗ１は、電源用電極Ｍｐ１（ｐ）に近接する半導体装置ＳＰ１の辺に直交する方向に、電源用電極Ｍｐ１（ｐ）から直線的に引き出されている。この配線Ｍｗ１は、０．５ｍｍの配線幅を有しており、信号用電極Ｍｐ１（ｓ）に接続された配線Ｍｗ１の配線幅よりも大としている。因みに、信号用電極Ｍｐ１（ｓ）に接続された配線Ｍｗ１の配線幅は、０．１５ｍｍである。このように、電源用電極Ｍｐ１（ｐ）と三端子コンデンサ５０の電源用端子５２が接続される電極Ｍｐ１との間を、幅広の短い配線Ｍｗ１で接続したことで、半導体装置ＳＰ１の電源用ランド３ｐ２（ｐ）に電気的に接続された三端子コンデンサ５０の電源用端子５２までの抵抗およびインピーダンスを低減している。
図１、図３および図７に示すように、グランド用電極Ｍｐ１（ｇ）と三端子コンデンサ５０のグランド用端子５４が接続される電極Ｍｐ１とは配線Ｍｗ１で直接接続されている。グランド用電極Ｍｐ１（ｇ）、配線Ｍｗ１、およびグランド用端子５４が接続される電極Ｍｐ１は、第１層配線層で一体に形成されている。この配線Ｍｗ１は、グランド用電極Ｍｐ１（ｇ）からＸ方向に直線的に延びており、グランド用電極Ｍｐ１（ｇ）と三端子コンデンサ５０のグランド用端子５４が接続される電極Ｍｐ１との間を最短距離で接続している。言い換えると、グランド用電極Ｍｐ１（ｇ）に接続された配線Ｍｗ１は、グランド用電極Ｍｐ１（ｇ）に近接する半導体装置ＳＰ１の辺に対して直交する方向に、グランド用電極Ｍｐ１（ｇ）から直線的に引き出されている。この配線Ｍｗ１は、０．５ｍｍの配線幅を有しており、信号用電極Ｍｐ１（ｓ）に接続された配線Ｍｗ１の配線幅よりも大としている。このように、グランド用電極Ｍｐ１（ｇ）と三端子コンデンサ５０のグランド用端子５４が接続される電極Ｍｐ１間を、幅広の短い配線Ｍｗ１で接続したことで、半導体装置ＳＰ１のグランド用ランド３ｐ２（ｇ）に電気的に接続された三端子コンデンサ５０のグランド用端子５４までの抵抗およびインピーダンスを低減している。第１層配線層では、その他に、三端子コンデンサ５０のグランド用端子５３が接続される電極Ｍｐ１、三端子コンデンサ５０の電源用端子５１が接続される電極Ｍｐ１、電源回路Ｒｅｇの電源出力端子Ｖｏｕｔ、電源入力端子Ｖｉｎおよびグランド端子Ｇｎｄが接続される電極Ｍｐ１、および電極Ｍｐ１の間を接続する配線Ｍｗ１が構成されている。
図８に示すように、第２層配線層は銅膜で形成されており、グランドプレーンＭｇｐを構成している。グランドプレーンＭｇｐは、平面視において、実装基板ＭＢ１の全域にわたるベタパターンであるが、部分的に銅膜が除去された開口Ｍｇｈを複数有する。つまり、開口Ｍｇｈ内に形成されたビア導体層Ｍｖは、グランドプレーンＭｇｐとは電気的に接続されていない。逆に、開口Ｍｇｈで囲まれていないビア導体層Ｍｖは、グランドプレーンＭｇｐと電気的に接続されている。図１、図３および図８から分かるように、三端子コンデンサ５０とコネクタＣＯＮを接続する配線Ｍｗ１は、ビア導体層Ｍｖを介してグランドプレーンＭｇｐに電気的に接続されている。
図９に示すように、第３層配線層は銅膜で形成されており、電源プレーンＭｄｐを構成している。電源プレーンＭｄｐは、平面視において、実装基板ＭＢ１の中央部分に所定の幅でＸ方向に延在しており、実装基板ＭＢ１を海と見なすと、電源プレーンＭｄｐは島状のパターンである。電源プレーンＭｄｐは、平面視において、図６（ａ）の電源プレーン３ｄｐと重なる位置に配置されており、三端子コンデンサ５０の実装領域の下部にまで延びている。電源プレーンＭｄｐも部分的に銅膜が除去された開口Ｍｄｈを複数有する。つまり、開口Ｍｄｈ内に形成されたビア導体層Ｍｖは、電源プレーンＭｄｐとは電気的に接続されていない。逆に、開口Ｍｄｈで囲まれていないビア導体層Ｍｖは、電源プレーンＭｄｐと電気的に接続されている。図１、図４、図7および図９から分かるように、半導体装置ＳＰ１と三端子コンデンサ５０とを接続する配線Ｍｗ１は、ビア導体層Ｍｖを介して電源プレーンＭｄｐに電気的に接続されている。Ｙ方向における電源プレーンＭｄｐの幅は、信号用電極Ｍｐ１（ｓ）に接続された配線Ｍｗ１の幅よりも大である。さらに、電源用電極Ｍｐ１（ｐ）に接続された配線Ｍｗ１の幅よりも大である。さらに、開口Ｍｄｈの直径よりも大である。さらに、電極Ｍｐ１の径よりも大である。
図１０に示すように、第４層配線層は銅膜で形成されており、複数の配線Ｍｗ２および複数の電極Ｍｐ２を構成している。図示はしていないが、実装基板ＭＢ１の下面Ｍｂには、第４層配線層を覆うように絶縁膜からなるソルダレジスト膜が全面的に設けられている。ソルダレジスト膜は複数の開口を有しており、複数の電極Ｍｐ２は複数の開口から露出しているが、複数の配線Ｍｗ２はソルダレジスト膜で覆われている。複数の電極Ｍｐ２は、二端子コンデンサ６０との電気的、物理的な接続を取る部分である。二端子コンデンサ６０の電源用端子６１が接続される電極Ｍｐ２は、配線Ｍｗ２およびビア導体層Ｍｖを介して、電源プレーンＭｄｐおよび二端子コンデンサ用の電極Ｍｐ１に電気的に接続されている。二端子コンデンサ６０のグランド用端子６２が接続される電極Ｍｐ２は、配線Ｍｗ２およびビア導体層Ｍｖを介して、グランドプレーンＭｇｐおよび二端子コンデンサ用の電極Ｍｐ１に電気的に接続されている。
次に、図１、図３および図４に示すように、半導体チップ２の信号パッド２ｐｄ（ｓ）は、ボンディングワイヤＢＷを介して配線基板３の信号用ボンディングフィンガ３Ｐ１（ｓ）に接続されている。そして、信号用ボンディングフィンガ３Ｐ１（ｓ）から配線３ｗ１およびビア導体層３ｖを介して信号用ランド３ｐ２（ｓ）に接続され、さらに、半田ボールＳＢを介して実装基板ＭＢ１の信号用電極Ｍｐ１（ｓ）に接続され、配線Ｍｗ１を介して半導体装置ＳＰ１の外部に引き出されている。
半導体チップ２の電源パッド２ｐｄ（ｐ）は、ボンディングワイヤＢＷを介して配線基板３の電源用ボンディングフィンガ３ｐ１（ｐ）に接続されている。そして、図１、図２、図３および図４に示すように、電源用ボンディングフィンガ３ｐ１（ｐ）からビア導体層３ｖを介して電源プレーン３ｄｐに接続され、さらに、ビア導体層３ｖを介して電源用ランド３ｐ２（ｐ）に接続され、半田ボールＳＢを介して実装基板ＭＢ１の電源用電極Ｍｐ１（ｐ）に接続されている。電源用電極Ｍｐ１（ｐ）は、実装基板ＭＢ１の第１層配線層（表層配線層、第１配線層）で形成された配線Ｍｗ１を介して三端子コンデンサ５０に接続され、さらに、配線Ｍｗ１を介して電源回路Ｒｅｇに接続されている。言い換えると、電源回路Ｒｅｇの電源電位Ｖｄｄは、平面視において、半導体装置ＳＰ１と重ならない領域（半導体装置Ｓｐ１の外側の領域）に実装された三端子コンデンサ５０を経由したのち、次に説明する経路で半導体チップ２の電源パッド２ｐｄ（ｐ）に供給される。その電源電位供給経路は、三端子コンデンサ５０の電源用端子５２が接続された電極Ｍｐ１、幅広の配線Ｍｗ１、電源用電極Ｍｐ１（ｐ）、半田ボールＳＢ、電源用ランド３ｐ２（ｐ）、ビア導体層３ｖ、電源プレーン３ｄｐ、ビア導体層３ｖ、電源用ボンディングフィンガ３ｐ１（ｐ）、ボンディングワイヤＢＷおよび電源パッド２ｐｄ（ｐ）の順である。
このように、本実施の形態では、実装基板ＭＢ１が有する複数の配線層のうち、最上層の配線層は、電源用電極Ｍｐ１（ｐ）、配線Ｍｗ１および電極Ｍｐ１を有しており、電源用電極Ｍｐ１（ｐ）と三端子コンデンサ５０の電源用端子５２が接続される電極Ｍｐ１とは、実装基板ＭＢ１の最上層の配線Ｍｗ１のみで接続されている。換言すれば、三端子コンデンサ５０の電源用端子５２と実装基板ＭＢ１の電源用電極Ｍｐ１（ｐ）とを互いに接続する配線Ｍｗ１は、第１層配線層（第１配線層）を経由し、かつ、この第１層配線層以外の配線層（例えば、電源プレーンＭｄｐ）またはビア導体層Ｍｖを経由していない。そのため、電源用ランド３ｐ２（ｐ）と、実装基板ＭＢ１の上面Ｍａであって、半導体装置ＳＰ１の外側に実装した三端子コンデンサ５０の電源用端子５２とを電気的に接続する配線Ｍｗ１の長さを短くすることができ、この結果、電源電位供給経路のインピーダンスを低減できる。ここでは、三端子コンデンサ５０の電源用端子５２と実装基板ＭＢ１の電源用電極Ｍｐ１（ｐ）間を、実装基板ＭＢ１の最上層の配線Ｍｗ１で接続していることが重要である。三端子コンデンサ５０の電源用端子５２と実装基板ＭＢ１の電源用電極Ｍｐ１（ｐ）間が、ビア導体層Ｍｖ、電源プレーンＭｄｐおよびビア導体層Ｍｖの経路で接続されていることを排除するものではない。
また、本実施の形態では、半導体装置ＳＰ１の電源用ランド３ｐ２（ｐ）（または、電源用ランド３ｐ２（ｐ）に接続された半田ボールＳＢ）を、配線基板３の辺に近接したランド列に割り当てている。したがって、電源用ランド３ｐ２（ｐ）と、実装基板ＭＢ１の上面Ｍａであって、半導体装置ＳＰ１の外側に実装した三端子コンデンサ５０との間を、更に短く、かつ、比較的幅広の配線で接続することができるため、電源電位供給経路のインピーダンスを更に低減できる。そして、配線基板３の最外周に位置する電源用ランド３ｐ２（ｐ）に接続されたビア導体層３ｖと、配線基板３の中央部に配置された電源用ボンディングフィンガ３ｐ１（ｐ）に接続されたビア導体層３ｖとの間を、実装基板ＭＢ１の絶縁材Ｍｎｃ２の膜厚よりも薄い絶縁層３ｎｃ２を介してグランドプレーン３ｇｐと併設された電源プレーン３ｄｐで接続した。この構成にしたことで、電源プレーン３ｄｐとグランドプレーン３ｇｐ間の相互インダクタンス効果により、電源電位供給経路のインピーダンスを更に低減できる。
一方、半導体チップ２のグランドパッド２ｐｄ（ｇ）は、ボンディングワイヤＢＷを介して配線基板３のグランド用ボンディングフィンガ３ｐ１（ｇ）に接続されている。そして、図１、図３および図４に示すように、グランド用ボンディングフィンガ３ｐ１（ｇ）からビア導体層３ｖを介してグランドプレーン３ｇｐに接続され、さらに、ビア導体層３ｖを介してグランド用ランド３ｐ２（ｇ）に接続され、半田ボールＳＢを介して実装基板ＭＢ１のグランド用電極Ｍｐ１（ｇ）に接続されている。グランド用電極Ｍｐ１（ｇ）は、実装基板ＭＢ１の第１層配線層（表層配線層）で形成された配線Ｍｗ１を介して三端子コンデンサ５０に接続され、さらに、配線Ｍｗ１を介して電源回路ＲｅｇおよびコネクタＣＯＮに接続されている。言い換えると、電子装置ＥＤ１の外部からコネクタＣＯＮを介して供給されるグランド電位Ｖｓｓは、平面視において、半導体装置ＳＰ１と重ならない領域（半導体装置Ｓｐ１の外側の領域）に実装された三端子コンデンサ５０を経由したのち、次に説明する経路で半導体チップ２のグランドパッド２ｐｄ（ｇ）に供給される。電子装置ＥＤ１の外部からコネクタＣＯＮを介して供給されるグランド電位Ｖｓｓは、電源回路Ｒｅｇのグランド端子Ｇｎｄにも供給されている。グランド電位供給経路は、コネクタＣＯＮまたは電源回路Ｒｅｇのグランド端子Ｇｎｄ、配線Ｍｗ１、および三端子コンデンサ５０のグランド用端子５３、５４が接続された電極Ｍｐ１の順である。電極Ｍｐ１の次から、幅広の配線Ｍｗ１、グランド用電極Ｍｐ１（ｇ）、半田ボールＳＢ、グランド用ランド３ｐ２（ｇ）、ビア導体層３ｖ、グランドプレーン３ｇｐ、ビア導体層３ｖ、グランド用ボンディングフィンガ３ｐ１（ｇ）、ボンディングワイヤＢＷおよびグランドパッド２ｐｄ（ｇ）の順である。
このように、本実施の形態では、三端子コンデンサ５０の電源用端子５２と接続される配線Ｍｗ１と同様、三端子コンデンサ５０のグランド用端子５３、５４と接続される配線Ｍｗ１についても、実装基板ＭＢ１が有する複数の配線層のうちの最上層の配線層（第１層配線層）を経由し、かつ、この第１層配線層以外の配線層（例えば、グランドプレーンＭｇｐ）またはビア導体層Ｍｖを経由していない。そのため、グランド用ランド３ｐ２（ｐ）と、実装基板ＭＢ１の上面Ｍａであって、半導体装置ＳＰ１の外側に実装した三端子コンデンサ５０のグランド用端子５３，５４とを電気的に接続する配線Ｍｗ１の長さも短くすることができ、この結果、グランド電位供給経路のインピーダンスを低減できる。ここでは、三端子コンデンサ５０のグランド用端子５３，５４と実装基板ＭＢ１のグランド用電極Ｍｐ１（ｇ）間を、実装基板ＭＢ１の最上層の配線Ｍｗ１で接続していることが重要である。三端子コンデンサ５０のグランド用端子５３、５４と実装基板ＭＢ１のグランド用電極Ｍｐ１（ｇ）間が、ビア導体層Ｍｖ、グランドプレーンＭｇｐおよびビア導体層Ｍｖの経路で接続されていることを排除するものではない。
また、本実施の形態では、半導体装置ＳＰ１のグランド用ランド３ｐ２（ｇ）（または、グランド用ランド３ｐ２（ｇ）に接続された半田ボールＳＢ）を、配線基板３の辺に近接したランド列に割り当てている。したがって、グランド用ランド３ｐ２（ｇ）と、実装基板ＭＢ１の上面Ｍａであって、半導体装置ＳＰ１の外側に実装した三端子コンデンサ５０との間を、更に短く、かつ、比較的幅広の配線で接続することができるため、グランド電位供給経路のインピーダンスを更に低減できる。そして、配線基板３の最外周に位置するグランド用ランド３ｐ２（ｇ）に接続されたビア導体層３ｖと、配線基板の中央部に配置されたグランド用ボンディングフィンガ３ｐ１（ｇ）に接続されたビア導体層３ｖとの間を、グランドプレーン３ｇｐで接続した。そして、グランドプレーン３ｇｐは、実装基板ＭＢ１の絶縁材Ｍｎｃ２の膜厚よりも薄い絶縁層３ｎｃ２を介して電源プレーン３ｄｐと併設されている。この構成にしたことで、グランドプレーン３ｇｐと電源プレーン３ｄｐ間の相互インダクタンス効果により、グランド電位供給経路のインピーダンスを更に低減できる。
例えば、電源用電極Ｍｐ１（ｐ）と三端子コンデンサ５０の間を接続する配線Ｍｗ１の幅は５００μｍであり、実装基板ＭＢ１のビア径は０．３ｍｍ（３００μｍ）である。配線Ｍｗ１の幅が、実装基板ＭＢ１のビア径よりも大きいので、ビア導体層Ｍｖを用いるより、配線Ｍｗ１を用いた方がインピーダンスを低減できる。また、半導体装置ＳＰ１と三端子コンデンサ５０との実装間隔は、最短で１ｍｍ程度であるので、電源用電極Ｍｐ１（ｐ）と三端子コンデンサ５０の間を接続する配線Ｍｗ１の長さは、１．２ｍｍ程度となる。一方、三端子コンデンサ５０を、例えば、厚さ２．０ｍｍの実装基板ＭＢ１の上面Ｍａに搭載して、２つのビア導体層Ｍｖと電源プレーンＭｄｐを介して接続した場合、ビア導体層Ｍｖの長さは２．５〜３ｍｍ程度となり、半導体装置ＳＰ１と三端子コンデンサ５０を接続する配線長の観点からも配線Ｍｗ１を使用する方がインピーダンスを低減できる。また、三端子コンデンサ５０を実装基板ＭＢ１の下面Ｍｂ側に実装した場合、半導体装置ＳＰ１と三端子コンデンサ５０を接続するビア導体層Ｍｖの長さは２．０ｍｍとなり、このケースと比較しても、半導体装置ＳＰ１と三端子コンデンサ５０を接続する配線長の観点からも配線Ｍｗ１を使用する方がインピーダンスを低減できる。
また、図１〜図４に示すように、半導体チップ２の電源パッド２ｐｄ（ｐ）とグランドパッド２ｐｄ（ｇ）間には、バイパスコンデンサとして二端子コンデンサ６０が接続されており、二端子コンデンサ６０の接続経路は次の通りである。先ず、電源パッド２ｐｄ（ｐ）、ボンディングワイヤＢＷ、電源用ボンディングフィンガ３ｐ１（ｐ）、ビア導体層３ｖ、電源プレーン３ｄｐ、ビア導体層３ｖ、二端子コンデンサ用ランド３ｐ２（ｃ）、半田ボールＳＢ、二端子コンデンサ用電極Ｍｐ１、ビア導体層Ｍｖ、配線Ｍｗ２、電極Ｍｐ２、二端子コンデンサ６０の順である。次に、電極Ｍｐ２、配線Ｍｗ２、ビア導体層Ｍｖ、二端子コンデンサ用電極Ｍｐ１、半田ボールＳＢ、二端子コンデンサ用ランド３ｐ２（ｃ）、ビア導体層３ｖ、グランドプレーン３ｇｐ、ビア導体層３ｖ、グランド用ボンディングフィンガ３ｐ１（ｇ）、ボンディングワイヤＢＷおよびグランドパッド２ｐｄ（ｇ）の順である。本実施の形態では、二端子コンデンサ６０が１個のみ実装された例を示しているが、通常は、複数の二端子コンデンサ６０が、電源パッド２ｐｄ（ｐ）とグランドパッド２ｐｄ（ｇ）間に並列に接続されている。二端子コンデンサ６０は、平面視において、その一部または全部が、半導体装置ＳＰ１と重なる領域に配置されている。半導体装置ＳＰ１の端子の機能としては、信号用が圧倒的に多く、電源用またはグランド用は比較的少ない。したがって、端子数が多く取れる配線基板３の最外周のランド３ｐ２は信号用に割り当てられ、配線基板３の内側のランド３ｐ２は、電源用、グランド用に割り当てられている。さらに、バイパスコンデンサとして機能させるためには、半導体チップ２と二端子コンデンサ６０とを低インピーダンス接続する必要があるため、二端子コンデンサ６０を半導体装置ＳＰ１と重なる領域に配置している。
図１に示すように、平面視において、長方形の三端子コンデンサ５０の長辺が、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）に隣接する辺に沿って配置したが、この配置に限定されるものではなく、短辺を電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）に隣接する辺に沿って配置することも可能である。但し、三端子コンデンサ５０の電源用端子５１，５２とグランド用端子５３，５４の位置を考慮すると、次のように配置する方が良い。すなわち、長方形の三端子コンデンサ５０の長辺が、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）に隣接する辺に沿って配置する方が、電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）と三端子コンデンサ５０間を接続する配線Ｍｗ１の長さを短縮できる。
＜コンデンサと半導体装置の接続経路＞
次に、図１１を用いて本実施形態の電子装置ＥＤ１の等価回路を説明する。電源パッド２ｐｄ（ｐ）とグランドパッド２ｐｄ（ｇ）間の半導体チップ２内のインピーダンスをＺ０とする。電源パッド２ｐｄ（ｐ）と三端子コンデンサ５０間のインピーダンスをＺ１、三端子コンデンサ５０と電源回路Ｒｅｇ間のインピーダンスをＺ５、グランドパッド２ｐｄ（ｇ）と三端子コンデンサ５０間のインピーダンスをＺ２、三端子コンデンサ５０と電源回路Ｒｅｇ間のインピーダンスをＺ６とする。また、電源パッド２ｐｄ（ｐ）と二端子コンデンサ６０間のインピーダンスをＺ３、二端子コンデンサ６０と三端子コンデンサ５０間のインピーダンスをＺ７、グランドパッド２ｐｄ（ｇ）と二端子コンデンサ６０間のインピーダンスをＺ４、二端子コンデンサ６０と三端子コンデンサ５０間のインピーダンスをＺ８とする。一般的に、二端子コンデンサ６０は、三端子コンデンサ５０に比べ、大きな等価直列インダクタンスＥＳＬを有しているが、図１１の等価回路図ではその表示を省略している。
図１から図１０に示すように、電源パッド２ｐｄ（ｐ）と三端子コンデンサ５０間のインピーダンスＺ１は、次の経路で構成される。つまり、ボンディングワイヤＢＷ、電源用ボンディングフィンガ３ｐ１（ｐ）、ビア導体層３ｖ、電源プレーン３ｄｐ、ビア導体層３ｖ、電源用ランド３ｐ２（ｐ）、半田ボールＳＢ、電源用電極Ｍｐ１（ｐ）、配線Ｍｗ１および電極Ｍｐ１の経路である。グランドパッド２ｐｄ（ｇ）と三端子コンデンサ５０間のインピーダンスＺ２は、ボンディングワイヤＢＷ、グランド用ボンディングフィンガ３ｐ１（ｇ）、ビア導体層３ｖ、グランドプレーン３ｇｐ、ビア導体層３ｖ、グランド用ランド３ｐ２（ｇ）、半田ボールＳＢ、グランド用電極Ｍｐ１（ｇ）、配線Ｍｗ１および電極Ｍｐ１の経路で構成される。電源パッド２ｐｄ（ｐ）と二端子コンデンサ６０間のインピーダンスＺ３は、次の経路で構成される。つまり、ボンディングワイヤＢＷ、電源用ボンディングフィンガ３ｐ１（ｐ）、ビア導体層３ｖ、電源プレーン３ｄｐ、ビア導体層３ｖ、二端子コンデンサ用ランド３ｐ２（ｃ）、半田ボールＳＢ、二端子コンデンサ用の電極Ｍｐ１、ビア導体層Ｍｖ、配線Ｍｗ２および電極Ｍｐ２の経路である。グランドパッド２ｐｄ（ｇ）と二端子コンデンサ６０間のインピーダンスＺ４は、次の経路で構成される。つまり、ボンディングワイヤＢＷ、グランド用ボンディングフィンガ３ｐ１（ｇ）、ビア導体層３ｖ、グランドプレーン３ｇｐ、ビア導体層３ｖ、二端子コンデンサ用ランド３ｐ２（ｃ）、半田ボールＳＢ、二端子コンデンサ用の電極Ｍｐ１、ビア導体層Ｍｖ、配線Ｍｗ２および電極Ｍｐ２の経路である。
前述のように、二端子コンデンサ６０を実装基板ＭＢ１の下面Ｍｂに実装し、半導体装置ＳＰ１と重なる領域に配置することにより、インピーダンスＺ３およびＺ４を低減することができるため、二端子コンデンサ６０により半導体チップ２の電源電圧の変動を抑制することができ、電子装置ＥＤ１の電気特性を向上することができる。
また、半導体チップ２と電源回路Ｒｅｇ間に三端子コンデンサ５０を介在させたことにより、等価直列インダクタンスＥＳＬの小さい三端子コンデンサ５０が不要輻射ノイズ抑制用のコンデンサとして機能するため、ノイズが半導体チップ２の外部に漏れるのを防止することができる。
さらに、半導体装置ＳＰ１において、電源用ランド３ｐ２（ｐ）（電源用端子）およびグランド用ランド３ｐ２（ｇ）（グランド用端子）を最外周のランド列に配置し、三端子コンデンサ５０との間を実装基板ＭＢ１の第１層配線層で構成された配線Ｍｗ１で接続した。これにより、インピーダンスＺ１およびＺ２を低減できるため、三端子コンデンサ５０を半導体チップ２の電源電圧変動抑制用コンデンサとしても機能させることができ、電子装置ＥＤ１の電気特性を向上することができる。
また、半導体装置ＳＰ１において、電源用ランド３ｐ２（ｐ）（電源用端子）を最外周のランド列に配置し、半導体チップ２の電源パッド２ｐｄ（ｐ）と電源用ランド３ｐ２（ｐ）間を、薄い絶縁層を介してグランドプレーン３ｇｐと併設する電源プレーン３ｄｐを介して接続する。さらに、グランド用ランド３ｐ２（ｇ）（グランド用端子）を最外周のランド列に配置し、半導体チップ２のグランドパッド２ｐｄ（ｇ）とグランド用ランド３ｐ２（ｇ）間を、薄い絶縁層を介して電源プレーン３ｄｐと併設するグランドプレーン３ｇｐを介して接続する。このような構成により、電源プレーン３ｄｐとグランドプレーン３ｇｐ間の相互インダクタンスにより、インピーダンスＺ１およびＺ２を低減できるため、三端子コンデンサ５０を半導体チップ２の電源電圧変動抑制用コンデンサとしても機能させることができ、電子装置ＥＤ１の電気特性を向上することができる。
＜電子装置の製造方法＞
次に、図１〜図１０を用いて説明した電子装置の製造方法、言い換えれば、図３に示す半導体装置ＳＰ１の実装方法について説明する。図１〜図３に示す電子装置ＥＤ１は、図１２に示すフロー図に沿って製造される。図１２に示すように、本実施の形態の電子装置の製造方法には、半導体装置の組立工程（半導体装置組立工程）と、完成した半導体装置を実装基板に実装する工程（半導体装置実装工程）と、が含まれる。また、半導体装置組立工程には、組み立てた半導体装置の検査を行うテスト工程（半導体装置検査工程）も含まれる。なお、上記テスト工程を行う前の半導体装置（検査体）を組み立てる工程までを半導体装置組立工程としてもよい。以下、前述の分類例に基づいて順に説明する。
≪半導体装置の製造方法（半導体装置組立工程）≫
半導体装置組立工程では、図３に示す実装基板ＭＢ１に実装するための半導体装置ＳＰ１を組み立てる。なお、以下では、図３に示す配線基板３に相当するデバイス領域が複数個設けられた、所謂、多数個取り基板を準備して、複数のデバイス領域のそれぞれについて組立を行う方法について説明する。また、図１３に示す複数のデバイス領域３０ｄのそれぞれは、図３、図４、図５、および図６を用いて説明した配線基板３に相当するので、以下の説明では、必要に応じて図１〜図１０の各図を参照して説明する。
１．基板準備工程
まず、図１２に示す基板準備工程では、例えば図１３に示す配線基板３０を準備する。図１３は、図１２に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。図１３に示すように、本工程で準備する配線基板３０は、枠部（外枠）３０ｆの内側に行列状に配置される、複数のデバイス領域３０ｄを備えている。複数のデバイス領域３０ｄは、それぞれが、図３に示す配線基板３に相当する。配線基板３０は、複数のデバイス領域３０ｄと、各デバイス領域３０ｄの間に切断ライン（切断領域）３０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域３０ｄを備える多数個取り基板を用いることで、製造効率を向上させることができる。
本工程で準備する配線基板３０は、図３に示す半導体チップ２が搭載されていない点、半田ボールＳＢが未だ接続されていない点、および封止体４が形成されていない点を除き、図３、図４、図５、および図６を用いて説明した構成部材が予め形成されている。したがって、重複する説明は省略する。
２．チップマウント工程
次に、図１２に示す半導体チップ搭載工程では、図３に示すように半導体チップ２を配線基板３０（図１３参照）のチップ搭載面である上面３ａ上に搭載する。半導体チップ２が有する複数の半導体素子は、表面２ａ側に形成された複数のパッド（電極、電極パッド）２ｐｄと電気的に接続されている。
本工程では、図１３に示す複数のデバイス領域３０ｄのそれぞれに、半導体チップ２を搭載する。本実施の形態では、図３に示すように、半導体チップ２は、その裏面２ｂをチップ搭載面（上面３ａ）と対向させて配線基板３上に搭載される。半導体チップ搭載工程には、ボンディング工程も含まれる。つまり、半導体チップ搭載後、半導体チップ２の複数のパッド２ｐｄと配線基板３のボンディングフィンガ３ｐ１とを、ボンディングワイヤＢＷにより電気的に接続する。
３．封止工程
次に封止工程では、半導体チップ２と配線基板３０とを電気的に接続する部分を封止する。本実施の形態では、図３に示すように、半導体チップ２と配線基板３０（図１３参照）は樹脂からなる封止体４により封止される。
４．ボールマウント工程
次に、図１２に示すボールマウント工程では、配線基板３の実装面である下面３ｂ側に、複数の半田ボールＳＢを取り付ける。本工程では、図３に示すランド３ｐ２上に半田ボールＳＢを配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施す。これにより、ランド３ｐ２と半田ボールＳＢは接合される。
５．個片化工程
次に、図１２に示す個片化工程では、図１３に示す複数のデバイス領域３０ｄを区画する切断ライン３０ｃに沿って、配線基板３０を切断する。これにより、多数個取り基板である配線基板３０を、デバイス領域３０ｄ毎に個片化（分割）し、複数の半導体装置ＳＰ１（図１参照）を取得する。
６．テスト工程
次に、図１２に示すテスト工程（半導体装置検査工程）では、外観検査や電気的試験など、必要な検査、試験を行う。なお、テスト工程として電気的試験を行う場合、上記した実装基板の配線レイアウトに係る技術を、テスト用の基板（テストボード）に適用することができる。
≪半導体装置実装工程≫
次に、図１２に示す半導体装置実装工程では、図３に示すように、半導体装置ＳＰ１を、実装基板ＭＢ１の半導体装置搭載面である上面Ｍａに搭載する。
本工程では、図３に示すように、半導体装置ＳＰ１の実装面である下面３ｂと実装基板ＭＢ１の上面Ｍａとを対向させた状態で、複数の半田ボールＳＢと複数の電極Ｍｐ１とをそれぞれ電気的に接続する。
半田ボールＳＢと電極Ｍｐ１とを接続し易くする観点からは、複数の電極Ｍｐ１の露出面のそれぞれに、半田材を形成しておくことが好ましい。複数の電極Ｍｐ１の露出面に予め半田材を形成しておけば、半田ボールＳＢの濡れ性を向上させることができる。
また、図３に示す三端子コンデンサ５０および二端子コンデンサ６０の実装方法は、本工程の前に予め実装しておく方法、本工程の後で実装する方法、あるいは本工程でリフロー処理を行う際に、一括して実装する方法を適用することができる。例えば、本工程でリフロー処理を行う場合には、電極Ｍｐ１および電極Ｍｐ２上に半田材を介して三端子コンデンサ５０および二端子コンデンサ６０を仮固定しておき、半導体装置ＳＰ１のリフロー処理と同時に三端子コンデンサ５０および二端子コンデンサ６０の実装を完了する。
以上の工程により、上記の電子装置が完成となる。
＜変形例＞
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（変形例１）
上記実施の形態では、半導体チップ２の複数のパッド２ｐｄと配線基板３のボンディングフィンガ３ｐ１とをボンディングワイヤＢＷで電気的に接続した半導体装置ＳＰ１の例を説明した。図１４は、図３に示す半導体装置の変形例を示す断面図である。
図１４に示す半導体装置ＳＰ２では、複数のパッド２ｐｄとボンディングフィンガ３ｐ１間が半田材からなるボール電極ＢＥで接続されている。この場合、半導体チップ２の表面２ａは、配線基板３の上面３ａと対向する構造となっている。このような構成とすることで、ボンディングワイヤＢＷで接続した場合に比べ、半導体装置ＳＰ２および電子装置ＥＤ１の高速動作が実現できる。なお、複数のパッド２ｐｄとボンディングフィンガ３ｐ１間とを互いに電気的に接続するための部材としては、上記した半田材からなるボール電極ＢＥに限らず、金（Ａｕ）または銅（Ｃｕ）を主成分とするバンプ電極を半導体チップ２のパッド２ｐｄに形成しておき、ボンディングフィンガ３ｐ１に配置しておいた半田材と、このパッド２ｐｄに形成しておいたバンプ電極とを介して接続してもよい。
（変形例２）
また、上記実施の形態では、複数のパッド２ｐｄが四角形の半導体チップ２の周囲（周辺部分）に配列された例を示したが、複数のパッド２ｐｄを半導体チップ２の表面２ａの全体に配列しても良い。つまり、複数のパッド２ｐｄを半導体チップ２の表面２ａの中央部分にも配置できるので、半導体チップ２に形成された回路とパッド２ｐｄとを接続する配線の長さを短縮できるため、半導体装置ＳＰ２および電子装置ＥＤ１の高速動作が実現できる。また、ボール電極ＢＥにかえて、半田ペーストを用いても良い。
（変形例３）
次に、実施の形態１で説明した半導体装置ＳＰ１および電子装置ＥＤ１の変形例について説明する。図１５は電子装置ＥＤ３の半導体装置ＳＰ３実装面の一部を示す拡大平面図であり、図１に対応している。また、図１６は半導体装置ＳＰ３を構成する配線基板３の第４層配線層の導体パターンであり、図６（ｂ）に対応している。図１７は、電子装置ＥＤ３を構成する実装基板ＭＢ３の第１層配線層の導体パターンであり、図７に対応している。図１５、図１６および図１７の説明では、対応する図１、図６（ｂ）および図７の説明と共通する部分の説明は省略し、異なる部分について説明する。
図１６に示すように電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）が、配線基板３のコーナー部に位置するランド３ｐ２に割り当てられている。つまり、配線基板３の一辺に最も近接する直線状のランド列を構成する複数のランド３ｐ２のうちで、そのランド列の端に位置する２つのランド３ｐ２が電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）として割り当てられている。図１６では、配線基板３の一辺に沿って、配列された複数のランド３ｐ２の最も端にグランド用ランド３ｐ２（ｇ）を配置し、その内側に電源用ランド３ｐ２（ｐ）を配置したが、両者の位置は逆でも良い。また、実施の形態１と同様に、電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）は、半導体チップ２の周囲に額縁状に２列配置されたランド３ｐ２の最外周のランド列に割り当てられている。また、電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）は隣接している。
図１５に示すように、電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）が配線基板３のコーナー部に配置されている場合は、半導体チップ２の電源パッド２ｐｄ（ｐ）とグランドパッド２ｐｄ（ｇ）は、上記した配線基板３のコーナー部に最も近い、四角形の半導体チップ２のコーナー部に位置している。さらに、配線基板３の電源用ボンディングフィンガ３ｐ１（ｐ）およびグランド用ボンディングフィンガ３ｐ１（ｇ）も、半導体チップ２のコーナー部に近い位置に配置されている。このような配置とすることで、電源パッド２ｐｄ（ｐ）から電源用ランド３ｐ２（ｐ）までの配線長およびグランドパッド２ｐｄ（ｇ）からグランド用ランド３ｐ２（ｇ）までの配線長を短くすることができる。
図１７に示すように電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）は、半導体装置ＳＰ３の電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）と対応する位置に配置されており、半田ボールＳＢを介して電気的に接続されている。電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）が、配線Ｍｗ１を介して三端子コンデンサ５０に接続されている点は実施の形態１と同様である。
電源用ランド３ｐ２（ｐ）とグランド用ランド３ｐ２（ｇ）が、配線基板３のコーナー部に配置することにより、三端子コンデンサ５０を半導体装置ＳＰ３のコーナー部に実装することができる。つまり、電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）の近くに位置する電極Ｍｐ１に接続される配線Ｍｗ１（実装基板ＭＢ１の第１層配線層で構成された配線）のレイアウト自由度が大となる。電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）の近くに位置する電極Ｍｐ１が信号用として用いられる場合、電極Ｍｐ１に接続される配線Ｍｗ１の配線長を短縮できるので、電子装置ＥＤ３の高速動作が可能となる。
（変形例４）
また、半導体装置（半導体パッケージ）の構造は、半導体チップ２が搭載される基材として、上記実施の形態のような配線基板３を備えた半導体装置、所謂、ＢＧＡ（Ball Grid Array）に限らず、例えばＱＦＰ（Quad Flat Package）やＱＦＮ（Quad Flat Non-leaded）のように、リードフレームを用いた半導体装置であってもよい。
この場合においても、上記実施の形態のように、実装基板ＭＢ１のうち、半導体装置（半導体パッケージ）が搭載されている面と同じ面側であって、かつ、この半導体装置の隣に三端子コンデンサ５０を搭載する。この半導体装置の電源用ランド３ｐ２（ｐ）およびグランド用ランド３ｐ２（ｇ）は、それぞれ、実装基板ＭＢ１の電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）に接続されている。そして、電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）と、三端子コンデンサ５０の電源用端子５２およびグランド用端子５３，５４とを、それぞれ互いに接続する電源用の配線Ｍｗ１およびグランド用の配線Ｍｗ１は、実装基板ＭＢ１が有する複数の配線層のうちの最上層の配線層で構成されており、最上層の配線層（上記電源用電極Ｍｐ１（ｐ）およびグランド用電極Ｍｐ１（ｇ）を有する配線層）以外の配線層を経由させない。これにより、各配線層Ｍｗ１の長さを短くできるため、電源電位供給経路およびグランド電位供給経路のそれぞれのインピーダンスを低減できる。
（変形例５）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
２ 半導体チップ
２ａ 表面（主面、上面）
２ｂ 裏面（主面、下面）
２ｐｄ パッド（電極、電極パッド）
２ｐｄ（ｇ） グランドパッド
２ｐｄ（ｐ） 電源パッド
２ｐｄ（ｓ） 信号パッド
３ 配線基板
３ａ 上面（面、チップ搭載面）
３ｂ 下面（面、実装面）
３ｄｐ 電源プレーン
３ｇｐ グランドプレーン
３ｄｈ、３ｇｈ 開口
３ｎｃ１、３ｎｃ２、３ｎｃ３ 絶縁層
３ｐ１ ボンディングフィンガ（端子、チップ搭載面側端子、電極、ボンディングリード）
３ｐ１（ｇ） グランド用ボンディングフィンガ
３ｐ１（ｐ） 電源用ボンディングフィンガ
３ｐ１（ｓ） 信号用ボンディングフィンガ
３ｐ２ ランド（出力端子、端子）
３ｐ２（ｇ） グランド用ランド
３ｐ２（ｐ） 電源用ランド
３ｐ２（ｓ） 信号用ランド
３ｐ２（ｃ） 二端子コンデンサ用ランド
３ｖ ビア導体層
３ｗ１ 配線
４ 封止体
３０ 配線基板
３０ｃ 切断ライン（切断領域）
３０ｄ デバイス領域
３０ｆ 枠部（外枠）
５０ 三端子コンデンサ
５１，５２ 電源用端子
５３，５４ グランド用端子
６０ 二端子コンデンサ
６１ 電源用端子
６２ グランド用端子
ＢＷ ボンディングワイヤ
ＢＥ ボール電極
ＣＯＮ コネクタ
ＥＤ１、ＥＤ３ 電子装置
ＭＢ１、ＭＢ３ 実装基板（ボード、マザーボード、配線基板、支持基板）
Ｍａ 上面（面、半導体装置実装面）
Ｍｂ 下面（面、裏面）
Ｍｇｐ グランドプレーン
Ｍｄｐ 電源プレーン
Ｍｄｈ、Ｍｇｈ 開口
Ｍｎｃ１、Ｍｎｃ２、Ｍｎｃ３ 絶縁材（絶縁層）
Ｍｐ１ 電極
Ｍｐ１（ｇ） グランド用電極
Ｍｐ１（ｐ） 電源用電極
Ｍｐ１（ｓ） 信号用電極
Ｍｖ ビア導体層
Ｍｗ１、Ｍｗ２ 配線
Ｒｅｇ 電源回路
ＳＢ 半田ボール（外部端子、電極、外部電極）
ＳＰ１、ＳＰ２、ＳＰ３ 半導体装置（半導体パッケージ）
Ｖｄｄ 電源電位
Ｖｓｓ グランド電位
Ｖｉｎ 電源入力端子
Ｖｏｕｔ 電源出力端子
Ｇｎｄ グランド端子

Claims (19)

  1. 第１面、前記第１面に形成された電源用電極、前記第１面に形成されたグランド用電極、および前記第１面とは反対側の第２面を有する実装基板と、
    上面、前記上面とは反対側の下面および前記下面に形成された複数のランドを有する配線基板、および前記配線基板の前記上面上に搭載され、かつ、前記複数のランドと電気的に接続された半導体チップを備え、前記実装基板の前記第１面上に搭載された半導体装置と、
    第１電源端子、前記第１電源端子と対向する位置に設けられた第２電源端子、および前記第１電源端子と前記第２電源端子との間に設けられた第１グランド端子を有し、前記実装基板の前記第１面上であって、かつ、前記半導体装置の隣に搭載された三端子コンデンサと、
    を含み、
    前記半導体装置の前記複数のランドのうちの電源用ランドは、前記実装基板の前記電源用電極と電気的に接続されており、
    前記半導体装置の前記複数のランドのうちのグランド用ランドは、前記実装基板の前記グランド用電極と電気的に接続されており、
    前記三端子コンデンサの前記第２電源端子は、前記実装基板の前記第１面に形成された第１配線を介して、前記実装基板の前記電源用電極と接続されており、
    前記三端子コンデンサの前記第１グランド端子は、前記実装基板の前記第１面に形成された第２配線を介して、前記実装基板の前記グランド用電極と接続されており、
    前記半導体装置の前記配線基板の前記下面は、第１辺、第２辺、第３辺および第４辺を有する四角形から成り、
    前記下面に形成された前記複数のランドは、前記第１辺に沿って、かつ、前記第１辺からの距離が互いに異なる複数ランド列を構成するように配置されており、
    前記電源用ランドおよび前記グランド用ランドは、前記第１辺からの距離が最も近いランド列に属している、電子装置。
  2. 請求項１に記載の電子装置において、
    前記配線基板は、前記上面と前記下面との間に、導体からなる第１電源プレーンと導体からなる第１グランドプレーンを有し、前記第１電源プレーンと前記第１グランドプレーンの間は第１絶縁膜で分離されており、
    前記電源用ランドは、前記第１電源プレーンに電気的に接続され、
    前記グランド用ランドは、前記第１グランドプレーンに電気的に接続されている、電子装置。
  3. 請求項２に記載の電子装置において、さらに、
    前記実装基板の前記第２面上に搭載され、第３電源端子と第２グランド端子を持つ二端子コンデンサを有し、
    前記二端子コンデンサの第３電源端子と前記第１電源プレーンとは、前記実装基板の前記第１面から前記第２面にわたって貫通するように形成された第１ビア導体層を介して電気的に接続されており、
    前記二端子コンデンサの第２グランド端子と前記第１グランドプレーンとは、前記実装基板の前記第１面から前記第２面にわたって貫通するように形成された第２ビア導体層を介して電気的に接続されている、電子装置。
  4. 請求項２に記載の電子装置において、
    前記第１電源プレーンは、第１の幅を持って延在し、
    前記第１の幅は、前記第１配線および前記第２配線の幅よりも大である、電子装置。
  5. 請求項１に記載の電子装置において、
    前記電源用ランドと前記グランド用ランドとは互いに隣接している、電子装置。
  6. 請求項３に記載の電子装置において、
    前記第１配線および前記第２配線は、前記第１辺に直交する方向に延在する、電子装置。
  7. 請求項１に記載の電子装置において、
    前記三端子コンデンサは、平面視において、長辺と短辺を有する長方形であり、前記三端子コンデンサは、前記長辺が前記第１辺と平行となるように配置されている、電子装置。
  8. 請求項１に記載の電子装置において、
    前記第１辺からの距離が最も近いランド列は、前記電源用ランドおよび前記グランド用ランド以外の複数のランドを有し、前記電源用ランドまたは前記グランド用ランドは、前記第１辺と前記第２辺とで構成される角部に最も近い、電子装置。
  9. 請求項１に記載の電子装置において、
    前記半導体チップは、低電圧で動作する主回路と高電圧で動作する入出力回路を有し、前記電源用ランドは前記主回路に前記低電圧を供給する、電子装置。
  10. 請求項１に記載の電子装置において、
    前記複数のランドは、前記配線基板の前記下面に行列状に配置されている、電子装置。
  11. 請求項２に記載の電子装置において、さらに、
    前記半導体チップは、電源パッドを有し、
    前記配線基板は、前記上面に電源用ボンディングフィンガを有し、
    前記電源パッドと前記電源用ボンディングフィンガとは電気的に接続されており、
    前記電源用ボンディングフィンガは、第３ビア導体層を介して前記第１電源プレーンに接続されており、
    前記電源用ランドは、第４ビア導体層を介して前記第１電源プレーンに接続されており、
    平面視において、前記第３ビア導体層は、前記第４ビア導体層よりも前記半導体チップの近くに位置している、電子装置。
  12. 請求項１１に記載の電子装置において、
    前記第１電源プレーンは、第１の幅を持って延在し、
    前記第１の幅は、前記第１配線および前記第２配線の幅よりも大である、電子装置。
  13. 請求項１１に記載の電子装置において、
    前記電源パッドは、ボンディングワイヤを介して前記電源用ボンディングフィンガと電気的に接続されている、電子装置。
  14. 請求項１１に記載の電子装置において、
    前記実装基板は、前記第１面と前記第２面との間に、導体からなる第２電源プレーンと導体からなる第２グランドプレーンを有し、前記第２電源プレーンと前記第２グランドプレーンとの間は第２絶縁膜で分離されており、
    前記第１絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも薄い、電子装置。
  15. 請求項１１に記載の電子装置において、さらに、
    前記半導体チップは、グランドパッドを有し、
    前記配線基板は、前記上面にグランド用ボンディングフィンガを有し、
    前記グランドパッドと前記グランド用ボンディングフィンガとは電気的に接続されており、
    前記グランド用ボンディングフィンガは、第５ビア導体層を介して前記第１グランドプレーンに接続されており、
    前記グランド用ランドは、第６ビア導体層を介して前記第１グランドプレーンに接続されており、
    平面視において、前記第５ビア導体層は、前記第６ビア導体層よりも前記半導体チップの近くに位置している、電子装置。
  16. 請求項１５に記載の電子装置において、
    前記グランドパッドは、ボンディングワイヤを介して前記グランド用ボンディングフィンガと電気的に接続されている、電子装置。
  17. 請求項１５に記載の電子装置において、
    前記実装基板は、前記第１面と前記第２面との間に、導体からなる第２電源プレーンと導体からなる第２グランドプレーンを有し、前記第２電源プレーンと前記第２グランドプレーンとの間は第２絶縁膜で分離されており、
    前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも薄い、電子装置。
  18. 請求項１に記載の電子装置において、
    前記実装基板には、さらに、電源回路が搭載されており、
    前記三端子コンデンサの前記第１電源端子および前記第１グランド端子のそれぞれは、前記電源回路に接続されている、電子装置。
  19. 第１面、前記第１面に形成された電源用電極、前記第１面に形成されたグランド用電極、および前記第１面とは反対側の第２面を有する実装基板と、
    上面、前記上面とは反対側の下面および前記下面に形成された複数のランドを有する配線基板、および前記配線基板の前記上面上に搭載され、かつ、前記複数のランドと電気的に接続された半導体チップを備え、前記実装基板の前記第１面上に搭載された半導体装置と、
    第１電源端子、前記第１電源端子と対向する位置に設けられた第２電源端子、および前記第１電源端子と前記第２電源端子との間に設けられた第１グランド端子を有し、前記実装基板の前記第１面上であって、かつ、前記半導体装置の隣に搭載された三端子コンデンサと、
    を含み、
    前記半導体装置の前記複数のランドのうちの電源用ランドは、前記実装基板の前記電源用電極と電気的に接続されており、
    前記半導体装置の前記複数のランドのうちのグランド用ランドは、前記実装基板の前記グランド用電極と電気的に接続されており、
    前記三端子コンデンサの前記第２電源端子は、前記実装基板の前記第１面に形成された第１配線を介して、前記実装基板の前記電源用電極と接続されており、
    前記三端子コンデンサの前記第１グランド端子は、前記実装基板の前記第１面に形成された第２配線を介して、前記実装基板の前記グランド用電極と接続されており、
    前記実装基板は、複数の配線層を有しており、
    前記複数の配線層は、前記電源用電極および前記グランド用電極を有し、かつ、前記実装基板の前記第１面に形成された第１配線層を有しており、
    前記第１配線および前記第２配線のそれぞれは、前記複数の配線層のうち、前記第１配線層を経由しており、かつ、前記第１配線層以外の配線層を経由していない、電子装置。
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