(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、本願では、平面や側面という用語を用いるが、半導体チップの半導体素子形成面を基準面として、その基準面に平行な面を平面として記載する。また、平面に対して交差する面を側面として記載する。また、側面視において、離間して配置される二つの平面間を結ぶ方向を厚さ方向として記載する。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を上面、上面とは反対側に位置する面を下面として記載する。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
(実施の形態)
図1は本実施の形態の半導体装置の斜視図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図4は図1のA−A線に沿った断面図である。なお、図1〜図4では、見易さのため、端子数を少なくして示している。また、図4では、見易さのため、図2に示す例よりも半田ボール4の数を少なくして示している。端子(ボンディングパッド2PD、ランド2LD、半田ボール4)の数は、図1〜図4に示す態様には限定されない。例えば、ボンディングパッド2PD、ランド2LD、半田ボール4などの端子数が、それぞれ100個〜10,000個程度の半導体装置に適用することができる。
<半導体装置>
まず、本実施の形態の半導体装置1の概要構成について、図1〜図4を用いて説明する。本実施の形態の半導体装置1は、配線基板2、および配線基板2上に搭載された半導体チップ3(図4参照)を備えている。
図4に示すように、配線基板2は、半導体チップ3が搭載された上面(面、主面、第1面、チップ搭載面)2a、上面2aとは反対側の下面(面、主面、第2面、実装面)2b、および上面2aと下面2bの間に配置された複数の側面2s(図1〜図3参照)を有し、図2および図3に示すように平面視において四角形の外形形状を成す。図2および図3に示す例では、配線基板2の平面サイズ(平面視における寸法、上面2aおよび下面2bの寸法、外形サイズ)は、例えば一辺の長さが12mm〜60mm程度の正方形または長方形を成す。また、配線基板2の厚さ(高さ)、すなわち、図4に示す上面2aから下面2bまでの距離は、例えば0.3mm〜1.3mm程度である。
配線基板2は、上面2a側に搭載された半導体チップ3と図示しない実装基板を電気的に接続するためのインタポーザ(中継基板)であって、チップ搭載面である上面2a側と実装面である下面2b側を電気的に接続する複数の配線層(図4に示す例では6層)を有する。配線基板2は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグからなる絶縁層(コア材、コア絶縁層)2CRの上面2Caおよび下面2Cbに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層2CRの上面2Ca側の配線層と下面2Cb側の配線層とは、上面2Caと下面2Cbのうちの一方から他方までを貫通するように設けられた複数の貫通孔(スルーホール)に埋め込まれた、複数のスルーホール配線2TWを介して電気的に接続されている。
配線基板2の上面2aには、半導体チップ3と電気的に接続される複数のボンディングパッド(ボンディングリード、半導体チップ接続用端子)2PDが形成されている。また、配線基板2の下面2bには、半導体装置1の外部入出力端子である複数のランド2LDが形成されている。複数のボンディングパッド2PDと複数のランド2LDは、配線基板2に形成された複数の配線2dやスルーホール配線2TWを介して、それぞれ電気的に接続されている。配線基板2が有する各配線層の詳細な構成は、後述する。
また、図4に示す例では、複数のランド2LDのそれぞれには、半田ボール(半田材、外部端子、電極、外部電極)4が接続されている。半田ボール4は、半導体装置1を図示しない実装基板に実装する際に、実装基板側の複数の端子(図示は省略)と複数のランド2LDを電気的に接続する、導電性部材である。半田ボール4は、例えば、鉛(Pb)入りのSn−Pb半田材や、Pbを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫(Sn)のみ、錫−ビスマス(Sn−Bi)、または錫−銅−銀(Sn−Cu−Ag)、錫−銅(Sn−Cu)などが挙げられる。ここで、鉛フリー半田とは、鉛(Pb)の含有量が0.1wt%以下のものを意味し、この含有量は、RoHS(Restriction of Hazardous Substances)指令の基準として定められている。
また、図2に示すように複数の半田ボール4は、行列状(アレイ状、マトリクス状)に配置されている。また、図2では図示を省略するが、複数の半田ボール4が接合される複数のランド2LD(図4参照)も行列状(マトリクス状)に配置されている。このように、配線基板2の実装面側に、複数の外部端子(半田ボール4、ランド2LD)を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板2の実装面(下面2b)側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置1は、配線基板2上に搭載される半導体チップ3を備えている。図4に示すように、半導体チップ3のそれぞれは、表面(主面、上面)3a、表面3aとは反対側の裏面(主面、下面)3b、および、表面3aと裏面3bとの間に位置する側面3sを有し、図3に示すように平面視において配線基板2よりも平面積が小さい四角形の外形形状を成す。図3に示す例では、半導体チップ3は、四つの側面3sのそれぞれが、配線基板2の四つの側面2sのそれぞれに沿って延びるように配線基板2の上面2aの中央部に搭載されている。
また、図4に示すように、半導体チップ3の表面3aには、複数のパッド(ボンディングパッド)3PDが形成されている。本実施の形態では、半導体チップ3の表面3aには、複数のパッド3PDが行列状(マトリクス状、アレイ状)に配置されている。半導体チップ3の電極である複数のパッド3PDを行列状に配置することで、半導体チップ3の表面3aを電極の配置スペースとして有効活用することができるので、半導体チップ3の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数のパッドが表面3aの周縁部に形成されるタイプの半導体チップに適用することもできる。
また、図4に示す例では、半導体チップ3は、表面3aが配線基板2の上面2aと対向配置された状態で、配線基板2上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、半導体チップ3の主面(詳しくは、半導体チップ3の基材である半導体基板の素子形成面に設けられた半導体素子形成領域)には、複数の半導体素子(回路素子)が形成されている。複数のパッド3PDは、半導体チップ3の内部(詳しくは、表面3aと図示しない半導体素子形成領域の間)に配置される配線層に形成された配線(図示は省略)を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップ3(詳しくは、半導体チップ3の基材)は、例えばシリコン(Si)から成る。また、表面3aには、半導体チップ3の基材および配線を覆う絶縁膜が形成されており、複数のパッド3PDのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数のパッド3PDは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム(Al)からなる。
また、図4に示すように、複数のパッド3PDにはそれぞれ突起電極3BPが接続され、半導体チップ3の複数のパッド3PDと、配線基板2の複数のボンディングパッド2PDとは、複数の突起電極3BPを介して、それぞれ電気的に接続されている。突起電極3BPは、半導体チップ3の表面3a上に突出するように形成された金属部材である。突起電極3BPは、本実施の形態では、パッド3PD上に、下地金属膜(アンダーバンプメタル)を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、パッド3PDとの接続面側からチタン(Ti)、銅(Cu)、ニッケル(Ni)が積層された積層膜(ニッケル膜上にさらに金(Au)膜を形成する場合もある)を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボール4と同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップ3を配線基板2に搭載する際には、複数のパッド3PDおよび複数のボンディングパッド2PDの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理(リフロー処理)を施すことで、半田バンプ同士が一体化して、突起電極3BPが形成される。また、本実施の形態に対する変形例としては、銅(Cu)やニッケル(Ni)からなる導体柱の先端面に半田膜を形成したピラーバンプを突起電極3BPとして用いても良い。
また、本実施の形態では、半導体チップ3は、伝送速度の異なる複数の信号が入出力される回路を備えている。図示は省略するが、半導体チップ3には、第1の伝送速度で第1信号が入出力される第1回路と、上記第1の伝送速度よりも早い、第2の伝送速度で第2信号が入出力される第2回路と、を備えている。第2信号としては、例えば、10Gbps(Gigabit per second)〜25Gbps程度の伝送速度で、差動信号が伝送される。以下、本実施の形態において、第2信号が伝送される伝送経路を高速伝送経路と記載して説明する。また、第2の伝送速度よりも遅い第1の伝送速度で第1信号が伝送される伝送経路を低速伝送経路として説明する。なお、第1回路には、上記第1信号の他、第1回路を駆動する第1駆動電圧が供給される。また、なお、第2回路には、上記第2信号の他、第2回路を駆動する第2駆動電圧が供給される。
また、図4に示すように半導体チップ3と配線基板2の間には、アンダフィル樹脂(絶縁性樹脂)5が配置される。アンダフィル樹脂5は、半導体チップ3の表面3aと配線基板2の上面2aの間の空間を塞ぐように配置される。また、アンダフィル樹脂5は、絶縁性(非導電性)の材料(例えば樹脂材料)から成り、半導体チップ3と配線基板2の電気的接続部分(複数の突起電極3BPの接合部)を封止するように配置される。このように、複数の突起電極3BPの接続部を封止するようにアンダフィル樹脂5を配置することで、半導体チップ3と配線基板2の電気的接続部分に生じる応力を緩和させることができる。
また、図4に示す例では、半導体チップ3の裏面3bには、放熱板(ヒートスプレッダ)6が貼り付けられている。放熱板6は、例えば、配線基板2よりも熱伝導率が高い金属板であって、半導体チップ3で発生した熱を外部に排出する機能を備えている。また、放熱板6は、接着材(放熱樹脂)7を介して半導体チップ3の裏面3bに貼り付けられている。接着材7は、例えば、多数の金属粒子やフィラ(例えばアルミナなど)を含有させることにより、アンダフィル樹脂5よりも熱伝導率が高くなっている。
また、図1および図4に示す例では、半導体チップ3の周囲には、放熱板6を支持する支持枠(スティフナリング)8が固定されている。放熱板6は、半導体チップ3の裏面3bおよび支持枠8に接着固定されている。半導体チップ3の周囲に金属性の支持枠8を固定することで、配線基板2の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップ3の周囲を囲むように設けられた支持枠8に、放熱板6を接着固定することで、放熱板6の平面積を大きくすることができる。つまり放熱板6の表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップ3上に安定的に固定する観点から、放熱板6を支持枠8に接着固定することが好ましい。
<配線基板の詳細>
次に、図1〜図4に示す配線基板2の詳細について説明する。図5は、図4に示す配線基板のチップ搭載面側(第1層目)の配線層のレイアウトを示す平面図である。また、図6は、図5に示す配線基板の一部を拡大して示す拡大平面図である。また、図7は図5に示す配線基板の他の一部を拡大して示す拡大平面図である。また、図8は図7のA−A線に沿った拡大断面図である。また、図9は、ストリップラインの配線構造例を示す拡大断面図である。また図10は、マイクロストリップラインの配線構造例を示す拡大断面図である。また、図11は、図5に示す配線層の一つ下層(第2層目)の配線層のレイアウトを示す平面図である。また、図12は、図11に示す配線層の一部を拡大して示す拡大平面図である。また、図13は、図11に示す配線層の他の一部を拡大して示す拡大平面図である。また、図14は、図11に示す配線層の一つ下層(第3層目)の配線層のレイアウトを示す平面図である。また、図15は、図14に示す配線層の一部を拡大して示す拡大平面図である。また、図16は図15のA−A線に沿った拡大断面図である。また、図17は図14に示す配線層(第4層目)の一つ下層の配線層のレイアウトを示す平面図である。また、図18は図17に示す配線層の一つ下層(第5層目)の配線層のレイアウトを示す平面図である。また、図19は図4に示す配線基板の実装面側(第6層目)の配線層のレイアウトを示す平面図である。
なお、図5および図11では、配線2d1、2d2が絶縁層2eに覆われているが、配線レイアウトの見易さのため、配線2d1、2d2を実線(または二点鎖線)で示している。また、配線2d1は、図11に示す配線層WL2には存在しないが、配線2d1と配線2d2の平面的な位置関係が判るように、配線2d1を二点鎖線で示している。また、図6、図7、図12、図13、図15は、拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、および導体プレーンなどの導体パターンにハッチングを付して示している。
<第1層目の配線層>
図5に示すように、配線基板2のチップ搭載面である上面2aを持つ配線層(第1配線層)WL1は、複数のボンディングパッド2PDを備えている。複数のボンディングパッド2PDには、上記第1の伝送速度で第1信号電流が流れる複数のボンディングパッド(第2ボンディングパッド)2PDaが含まれる。また、複数のボンディングパッド2PDには、上記第1の伝送速度よりも早い、上記第2の伝送速度で第2信号電流が流れる複数のボンディングパッド(第1ボンディングパッド)2PDbが含まれる。本実施の形態では、複数のボンディングパッド2PDbには、例えば、10Gbps〜25Gbps程度の伝送速度で、差動信号が伝送される。また、図示は省略するが、複数のボンディングパッド2PDには、図4に示す半導体チップ3に形成された回路に、電源電位または基準電位を供給する複数のボンディングパッド(電源用ボンディングパッド)2PDが含まれる。また、複数のボンディングパッド2PDには、信号伝送経路のリファレンス用の基準電位が供給されるボンディングパッド2PDが含まれる。
また、配線層WL1は、複数のボンディングパッド2PDと電気的に接続される複数のビア配線2V1を備えている。複数のビア配線2V1には、図6に示すように、複数の配線(第1層配線)2d1(配線2d1a)を介して複数のボンディングパッド2PDaと、それぞれ電気的に接続される、複数のビア配線2V1aが含まれる。複数の配線2d1aおよび複数のビア配線2V1aは、上記した低速伝送経路を構成する。また、複数のビア配線2V1には、図7に示すように、複数のボンディングパッド2PDbと、それぞれ電気的に接続される、複数のビア配線(第1ビア配線)2V1bが含まれる。複数のビア配線2V1bは、上記した高速伝送経路を構成する。
また、配線層WL1は、複数のビア配線2V1の周囲に、複数のビア配線2V1と離間して配置されている導体プレーン(第1導体プレーン)2PL1を備えている。導体プレーン2PL1は、複数のボンディングパッド2PD、複数の配線2d1、および複数のビア配線2V1と接触しないようにパターニングされた板状の導体層(金属層、導体パターン)である。本実施の形態では、導体プレーン2PL1は、配線基板2の上面2aにおいて、複数のボンディングパッド2PD、複数の配線2d1、および複数のビア配線2V1が形成されていない領域のほぼ全体を覆うように、形成されている。導体プレーン2PL1には、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給される。図5に示す例では、導体プレーン2PL1には、上記した第1回路と第2回路に共通して供給される、接地電位が供給される。
また、配線層WL1は、複数のビア配線2V1と導体プレーン2PL1を覆う絶縁層(第1絶縁層、ソルダレジスト膜)2e1を備えている。図5に示すように、絶縁層2e1は、配線基板2の上面2a全体を覆うように形成されている。ただし、図6に示すように、配線基板2の上面2aのうち、複数のボンディングパッド2PDが形成された領域には、絶縁層2e1に開口部2ek1がそれぞれ形成され、複数のボンディングパッド2PDの少なくとも一部は、開口部2ek1において、絶縁層2e1から露出している。図4に示す突起電極3BPは、図6に示す開口部2ek1においてボンディングパッド2PDと電気的に接続されている。このようにボンディングパッド2PDのそれぞれを絶縁層2e1から露出させることで、図4に示すように、半導体チップ3の複数のパッド3PDと、配線基板2の複数のボンディングパッド2PDと、電気的に接続することができる。
ここで、配線基板2が有する複数の伝送経路には、上記したように例えば、10Gbps〜25Gbps程度の伝送速度で、差動信号が伝送される伝送経路(高速伝送経路)が含まれる。このように伝送経路を高速化する場合、図9に示すストリップラインの配線構造の方が、図10に示すマイクロストリップラインの配線構造よりも、有利な点がいくつかある。
図9に示す配線構造例では、配線2dの上層の配線層、および配線2dの下層の配線層にそれぞれ導体プレーン2PLが形成されている。言い換えれば、側面視において、配線2dは、上層の配線層に形成された導体プレーン2PLと下層の配線層に形成された導体プレーン2PLの間に挟まれている。また、配線2dと同層の配線層には、配線2dと離間するように導体プレーン2PLが形成され、配線2dの周囲は導体プレーン2PLに囲まれている。図9に示す配線構造は、ストリップラインと呼ばれる。
一方、図10に示す配線構造例では、配線2dの下層の配線層には、導体プレーン2PLが配置されている。また、配線2dと同層の配線層には、配線2dと離間するように導体プレーン2PLが形成され、配線2dの周囲は導体プレーン2PLに囲まれている。しかし、図10に示す配線構造例では、配線2dは最上層の配線層に形成されているため、配線2dの上層には導体プレーン2PLが形成されていない。図10に示す配線構造は、マイクロストリップラインと呼ばれる。
図10に示すマイクロストリップラインの場合、配線2dの下方には、配線2dと厚さ方向に重なる位置に、導体プレーン2PLが配置されている。このため、配線2dの下方では、電界や磁界が広がり難い。また、配線2dと同層の配線層には、配線2dと離間するように導体プレーン2PLが形成され、配線2dの周囲は導体プレーン2PLに囲まれている。このため、平面視における配線2dの周囲においては、電界や磁界が広がり難い。しかし、配線2dの上方には、導体プレーン2PLが形成されていないので、配線2dの上方では、電界や磁界が配線2dの下方と比較して広がり易い。このため、図9に示すストリップラインと比較して、外来ノイズの影響、あるいは、近傍に配置される他の配線からのノイズ伝播の影響を受け易い。
信号電流の伝送経路のノイズ耐性を向上させるためには、伝送経路中のインピーダンス整合を行うことが重要になる。特に、差動信号を伝送する場合には、対になる信号配線間でのインピーダンスを高精度で整合させる技術が要求される。しかし、信号の伝送経路がノイズの影響を受け易い構造である場合、クロストークや外来ノイズ影響でジッターが発生する。特に、信号の伝送速度を高速化させる場合には、伝送経路中のインピーダンス整合を高精度で行う必要があることと、ノイズ影響を少なくする対策をしなければ、伝送品質低下の原因になる。
図10に示すマイクロストリップラインを適用した伝送経路では、ノイズ影響を受け易い。またマイクロストリップライン線路はストリップ線路と比較して、一方の導体プレーンが無いため、インピーダンス整合のためには、同様な材料/厚み寸法構成では、差動・コモンインピーダンスの双方を考慮した場合、一般的には配線幅を太くする必要がある。
一方、図9に示すストリップラインの場合、上記したように配線2dは、上層の配線層に形成された導体プレーン2PLと下層の配線層に形成された導体プレーン2PLの間に挟まれている。また、配線2dと同層の配線層には、配線2dと離間するように導体プレーン2PLが形成され、配線2dの周囲は導体プレーン2PLに囲まれている。したがって、配線2dの上方、下方、および周囲のそれぞれで電界や磁界が広がり難くなっている。
このため、配線幅や配置間隔を揃えた条件下では、図9に示すストリップラインの配線構造は、図10に示すマイクロストリップラインの配線構造よりもノイズ耐性が高い。言い換えれば、ストリップラインの場合、マイクロストリップラインの場合よりも配線2dの幅を細くすることができる。また、ストリップラインの場合、マイクロストリップラインの場合よりも配線2dの配置間隔を小さくすることができる。すなわち、ストリップラインの場合、マイクロストリップラインの場合よりも、高速信号経路の高密度設計が可能になる。
上記したように、本実施の形態の配線基板2に形成された複数の伝送経路のうち、図7に示すボンディングパッド2PDbおよびビア配線2V1bを含む伝送経路は、図6に示すボンディングパッド2PDa、配線2d1aおよびビア配線2V1aを含む伝送経路と比較して、ノイズ影響が少なくインピーダンス整合された高密度設計、高速伝送が必要なことから、図7に示すボンディングパッド2PDbおよびビア配線2V1bを含む伝送経路は、上記したストリップラインの配線構造になっている。
詳しくは、図8に示すように、ボンディングパッド2PDbを含む伝送経路(高速伝送経路)では、配線層WL1と配線層(第2配線層)WL2を電気的に接続する層間導電路であるビア配線2V1bは、ボンディングパッド2PDbの近傍に配置されている。そして、ボンディングパッド2PDbと電気的に接続され、高速で信号を伝送する配線2d2bは、配線層WL2に形成されている。また、配線2d2bと厚さ方向に重なる位置には、配線層WL1に導体プレーン2PL1が、配線層(第3配線層)WL3に導体プレーン2PL3が、それぞれ形成されている。言い換えれば、側面視において、配線2d2bは、配線層WL1の導体プレーン2PL1と配線層WL3の導体プレーン2PL3に挟まれている。また、図13に示すように、配線2d2の周囲には、配線2d2と離間するように、導体プレーン2PL2が形成されており、配線2d2の周囲は、導体プレーン2PL2に囲まれている。このように、伝送速度が特に早い、高速伝送経路についてストリップラインの配線構造を適用することにより、高速伝送経路の高密度化設計が可能になる。
一方、図6に示すボンディングパッド2PDa、配線2d1aおよびビア配線2V1aを含む伝送経路、すなわち伝送速度が相対的に低い低速伝送経路あるいはノイズ耐性のマージンがある伝送経路では、例えば上記したマイクロストリップラインの配線構造を適用することができる。このため、例えば図6に示すように、ボンディングパッド2PDaとビア配線2V1aは、図7に示すボンディングパッド2PDbとビア配線2V1bの間の距離よりも相対的に離れた位置に配置され、配線層WL1に形成された配線2d1を介して電気的に接続されている。配線層WL2に低速伝送経路の配線を配置するスペースを確保できる場合には、図6に示す配線2d1aを配線層WL2に形成しても良い。
<第2層目の配線層>
次に、図11に示す第2層目の配線層(第2配線層)WL2は、複数のビア配線2V1と電気的に接続されている複数の配線(第2層配線)2d2、および複数の配線2d2と電気的に接続されている複数のビア配線2V2を備えている。複数のビア配線2V2には、図12に示すように、配線層WL1(図6参照)に形成された複数のビア配線2V1aと電気的に接続されている複数のビア配線2V2aが含まれる。複数のビア配線2V2aは、上記した低速伝送経路を構成する。また、複数のビア配線2V2には、図13に示すように、複数の配線2d2(配線2d2b)を介して複数のビア配線2V1bとそれぞれ電気的に接続される、複数のビア配線2V2bが含まれる。複数の配線2d2bおよび複数のビア配線2V2bは、上記した高速伝送経路を構成する。
また、複数の配線2d2bおよび複数のビア配線2V2bには、上記したように差動信号が伝送される。このため、複数の配線2d2bのそれぞれは、インピーダンスを整合させた2本の配線2d2bが対を成して差動対を構成する。また、複数のビア配線2V2bのそれぞれは、2個のビア配線2V2bが対を成して差動対を構成する。
また、図11に示すように、平面視において、複数の配線2d2は複数の配線2d1とは重ならない位置に配置されている。言い換えれば、平面視において複数の配線2d2は複数の配線2d1とは交差しない。図11に示す例では、配線基板2は平面視において四角形を成し、X方向に沿って延びる辺2s1、2s2、およびX方向に直交するY方向に沿って延びる辺2s3、2s4を備えている。複数の配線2d1は、平面視において、配線基板2の中央部のチップ搭載領域から、辺2s1、または辺2s2に向かって延びるように配置されている。一方、複数の配線2d2は、平面視において、配線基板2の中央部のチップ搭載領域から、辺2s3、または辺2s4に向かって延びるように配置されている。
このように、配線2d1と配線2d2を異なる辺に向かって延びるように形成することにより、配線2d1と配線2d2が交差することを防止できる。配線2d1と配線2d2が交差する場合、配線2d1で発生する電界や磁界が配線2d2のノイズ源となる可能性がある。つまり本実施の形態では、配線2d1と配線2d2が交差しないように配置することで、配線2d2bにより構成される高速伝送経路のノイズ耐性を向上させることができる。
また、配線層WL2は、複数の配線2d2および複数のビア配線2V2の周囲に、複数の配線2d2および複数のビア配線2V2と離間して配置されている導体プレーン(第2導体プレーン)2PL2を備えている。導体プレーン2PL2は、複数の配線2d2および複数のビア配線2V2と接触しないようにパターニングされた板状の導体層(金属層、導体パターン)である。導体プレーン2PL2には、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給される。図11に示す例では、導体プレーン2PL2には、上記した第1回路と第2回路に共通して供給される、接地電位が供給される。
また、上記したように、本実施の形態では、信号伝送経路のリファレンス用の基準電位が供給されるリファレンス経路が含まれる。例えば、本実施の形態の例では、配線2d2の上下に配置される導体プレーン2PL1、2PL3(図8参照)や配線2d2の周囲に配置される導体プレーン2PL2等が主にリファレンス経路を構成する。図13に示す例では、差動対を構成する一方の伝送経路に配置されるビア配線2V2bと、他方の伝送経路に配置されるビア配線2V2bとのそれぞれ最も近い位置に配置されているビア配線2V2rが主に支配的となるリファレンス用のビアに相当する。
図13に示すビア配線2V2bを含む伝送経路のように、差動信号を伝送する場合、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減することが好ましい。このためには、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離を揃えることが好ましい。図13に示す例では、差動対を構成する一方の伝送経路に配置されるビア配線2V2bからビア配線2V2bに最も近い位置に配置されるリファレンス用のビア配線2V2rまでの距離(例えば中心間距離)L1と、他方の伝送経路に配置されるビア配線2V2bからビア配線2V2bに最も近い位置に配置されるリファレンス用のビア配線2V2rまでの距離(例えば中心間距離)L2とが、等しくなっている。このため、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制できる。
なお、図13では、見易さのため、リファレンス経路を構成するビア配線2V2rを各伝送経路に対してそれぞれ一つ示しているが、各伝送経路に対して、それぞれ複数のビア配線2V2rを配置することもできる。この場合、平面視において、一方(例えばポジ側)のビア配線2V2bの周囲に配置される複数のビア配線2V2rと、他方(例えばネガ側)のビア配線2V2bの周囲に配置される複数のビア配線2V2rとが、対象な位置関係となるように配置することで、上記した遅延差を低減できる。また、図13に示すように、上記したリファレンス用のビア配線2V2rの他に、さらに他のビア配線2V2を接続することもできる。
図13に示す例では、導体プレーン2PL2には、対を成す一つの高速伝送経路に沿って、ビア配線2V1とビア配線2V2とが、交互に配置されている。図13では、代表的に一つの高速伝送経路について示しているが、他の高速伝送経路についても同様である。このように、対を成す一つの高速伝送経路に沿って、複数のビア配線2V1と複数のビア配線2V2を配置することにより、高速信号をガードし、また、ガード用の導体プレーン自体の共振によるノイズを抑制することができる。
また、配線層WL2は、複数のビア配線2V2と導体プレーン2PL2を覆う絶縁層(第2絶縁層)2e2を備えている。図11に示すように、絶縁層2e2は、配線基板2の配線層WL2全体を覆うように形成されている。ただし、図5に示す配線層WL1と図11に示す配線層WL2を電気的に接続する層間導電路であるビア配線2V1は、例えば図8に示すように、絶縁層2e2を貫通するように形成されている。これにより、図8に例示するように配線層WL1に形成されたボンディングパッド2PDと、配線層WL2に形成された配線2d2とを、電気的に接続することができる。
<第3層目の配線層>
次に、図14に示す第3層目の配線層(第3配線層)WL3は、複数のビア配線2V2と電気的に接続されている複数のスルーホールランド(第1スルーホールランド)2TL1を備えている。複数のスルーホールランド2TL1には、図14に示すように、配線層WL2(図12参照)に形成された複数のビア配線2V2aと電気的に接続されている複数のスルーホールランド2TL1aが含まれる。複数のスルーホールランド2TL1aは、上記した低速伝送経路を構成する。また、複数のスルーホールランド2TL1には、図15に示すように、配線層WL2(図13参照)に形成された複数のビア配線2V2bと電気的に接続されている複数のスルーホールランド2TL1bが含まれる。複数のスルーホールランド2TL1bは、上記した高速伝送経路を構成する。図15および図16に示すように、複数のスルーホールランド2TL1bには、高速伝送経路を構成するスルーホール配線2TWbが、それぞれ接続されている。
また、複数のスルーホールランド2TL1bには、上記したように差動信号が伝送される。このため、複数のスルーホールランド2TL1bのそれぞれは、2個のビア配線2V2bが対を成して差動対を構成する。
また、配線層WL3は、複数のスルーホールランド2TL1の周囲に、複数のスルーホールランド2TL1と離間して配置されている導体プレーン(第3導体プレーン)2PL3を備えている。導体プレーン2PL3は、複数のスルーホールランド2TL1と接触しないようにパターニングされた板状の導体層(金属層、導体パターン)である。本実施の形態では、導体プレーン2PL3は、配線基板2の配線層WL3において、複数のスルーホールランド2TL1が形成されていない領域のほぼ全体を覆うように、形成されている。また、導体プレーン2PL3には、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給される。図14に示す例では、導体プレーン2PL3には、上記した第1回路と第2回路に共通して供給される接地電位が、複数のスルーホール配線2TWを介して供給される。
また、図15に示すように、配線層WL3に形成される導体プレーン2PL3には、スルーホールランド2TL1と導体プレーン2PL3が離間するように設けられた開口部2K3が形成されている。
また、配線層WL3は、複数のスルーホールランド2TL1を覆う絶縁層(第3絶縁層)2e3を備えている。図14に示すように、絶縁層2e3は、配線基板2の配線層WL3全体を覆うように形成されている。ただし、図11に示す配線層WL2と図14に示す配線層WL3を電気的に接続する層間導電路であるビア配線2V2は、例えば図16に示すように、絶縁層2e3を貫通するように形成されている。これにより、図16に例示するように配線層WL2に形成された配線2d2と、配線層WL3に形成されたスルーホールランド2TL1とを、電気的に接続することができる。
<コア絶縁層>
図16に示すように、配線層WL3は、絶縁層2CRの上面2Ca上に形成されている。絶縁層2CRは、配線層WL3が形成されている上面(第1面)2Ca、上面2Caの反対側に位置する下面(第2面)2Cbを有している。また、絶縁層2CRは、上面2Caまたは下面2Cbのうち、一方から他方に向かって貫通するように形成されている複数のスルーホール2TH(図15参照)を有している。また、絶縁層2CRは、スルーホール2THの内壁のそれぞれを覆うように形成されるスルーホール配線2TWを有している。スルーホール配線2TWは、絶縁層2CRの上面2Caに形成されたスルーホールランド2TL1、および絶縁層2CRの下面2Cbに形成されたスルーホールランド2TL2と一体に形成されている。
絶縁層2CRは、例えばビルドアップ工法により配線基板2を形成する際に、基材として用いるので、絶縁層2CRの厚さは、他の絶縁層2e1、2e2、2e3、2e4、2e5、2e6のそれぞれよりも厚い。図16に示す例では、絶縁層2e2、2e3、2e4、2e5の厚さは、それぞれ30μm〜35μm程度である。一方、絶縁層2CRの厚さは、例えば200μm〜800μm程度である。
また、上記したように、本実施の形態では、信号伝送経路のリファレンス用の基準電位が供給されるリファレンス経路が含まれる。例えば、図14の拡大平面図である図15を用いて説明すると、差動対を構成する一方の伝送経路に配置されるスルーホール配線2TWbと、他方の伝送経路に配置されるスルーホール配線2TWbとのそれぞれ最も近い位置に配置されているスルーホール配線2TWrが主に支配的となるリファレンス用のスルーホール配線に相当する。
上記したように、差動信号を伝送する場合、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減する観点から、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離を揃えることが好ましい。特に、上記したように、絶縁層2CRの厚さは、他の絶縁層2e2、2e3、2e4、2e5の厚さよりも厚いので、スルーホール配線2TWは、上記した図13に示すビア配線2V2よりも配線基板2の厚さ方向における接続距離の影響が大きく、非対称構造はスキュー差やジッター発生に繋がりやすい。
そこで、本実施の形態では、図15に示すように、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離とが等しくなるように複数のスルーホール配線2TWrが配置されている。詳しくは、差動対を構成する一方の伝送経路に配置されるスルーホール配線2TWb1からスルーホール配線2TWb1に最も近い位置に配置されるリファレンス用のスルーホール配線2TWr1までの距離(例えば中心間距離)L1は、他方の伝送経路に配置されるスルーホール配線2TWb2からスルーホール配線2TWb2に最も近い位置に配置されるリファレンス用のスルーホール配線2TWr2までの距離(例えば中心間距離)L2とが、等しくなっている。このため、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制でき、またポジ側とネガ側のスルーホール部のインピーダンスも合わせることができる。
なお、図15では、差動対を構成する一つの伝送経路を例示的に示しているが、図14に示すように、複数の高速伝送経路のそれぞれについて、図15と同様にリファレンス経路を構成するスルーホール配線2TWrが形成されている。
<第4層目の配線層>
次に、絶縁層2CRの下面2Cbには、第4層目の配線層(第4配線層)WL4が形成されている。図17に示すように、配線層WL4は、複数のスルーホールランド(第2スルーホールランド)2TL2を備えている。複数のスルーホールランド2TL2のそれぞれは、図16に例示するスルーホール2THと一体に形成されている。複数のスルーホールランド2TL2には、図14に示す複数のスルーホールランド2TL1aと電気的に接続されている複数のスルーホールランド2TL2aが含まれる。複数のスルーホールランド2TL2aは、上記した低速伝送経路を構成する。また、複数のスルーホールランド2TL2には、図14に示す複数のスルーホールランド2TL1bと電気的に接続されている複数のスルーホールランド2TL2bが含まれる。複数のスルーホールランド2TL2bは、上記した高速伝送経路を構成する。
また、複数のスルーホールランド2TL2aには、それぞれビア配線2V3aが電気的に接続されている。また、複数のスルーホールランド2TL2bには、それぞれビア配線2V3bが電気的に接続されている。
また、配線層WL4は、複数のスルーホールランド2TL2の周囲に、複数のスルーホールランド2TL2と離間して配置されている導体プレーン(第4導体プレーン)2PL4を備えている。導体プレーン2PL4は、複数のスルーホールランド2TL2と接触しないようにパターニングされた板状の導体層(金属層、導体パターン)である。本実施の形態では、導体プレーン2PL4は、配線基板2の配線層WL4において、複数のスルーホールランド2TL2が形成されていない領域のほぼ全体を覆うように、形成されている。また、本実施の形態では、導体プレーン2PL4には、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給される。
なお、図17に示す例では、配線基板2の周縁部側に配置される導体プレーン2PL4には接地電位を供給し、配線基板2の中央部側に配置される導体プレーン2PL4には、電源電位を供給する例を示している。言い換えれば、図17に示す配線層WL4の中央部には、図4に示す半導体チップ3に形成された回路を駆動する電源電位が供給される電源電位用導体プレーン2PLvが配置されている。また、配線層WL4の周縁部には、図4に示す半導体チップ3に形成された回路を駆動する基準電位が供給される基準電位用導体プレーン2PLgが配置されている。複数の回路に共通する電位を供給する場合には、電源電位用導体プレーン2PLvを兼用して用いることができる。また、半導体チップ3に形成された複数の回路にそれぞれ異なる電位を供給する場合には、例えば図17に示す電源電位用導体プレーン2PLvを複数に分割し、互いに電気的に分離するように構成すれば良い。
また、配線層WL4は、複数のスルーホールランド2TL2を覆う絶縁層(第4絶縁層)2e4を備えている。図17に示すように、絶縁層2e4は、配線基板2の配線層WL4全体を覆うように形成されている。ただし、図16に示す配線層WL4と配線層WL5を電気的に接続する層間導電路であるビア配線2V3は、絶縁層2e4を貫通するように形成されている。これにより、図16に例示するように配線層WL5に形成された配線2d3と、配線層WL4に形成されたスルーホールランド2TL2とを、電気的に接続することができる。
<第5層目の配線層>
次に、配線層WL4のさらに下層には、図18に示す第5層目の配線層(第5配線層)WL5が形成されている。第5層目の配線層WL5は、図17に示す複数のスルーホールランド2TL2と電気的に接続されている複数のビア配線(第3ビア配線)2V3、および複数のビア配線2V3と電気的に接続されている複数の配線(第5層配線)2d3を備えている。複数のビア配線2V3には、図17に示す配線層WL4に形成された複数のスルーホールランド2TL2aと電気的に接続されている複数のビア配線2V3aが含まれる。また、複数の配線2d3には、複数のビア配線2V3aと電気的に接続されている複数の配線2d3aが含まれる。複数の配線2d3aおよび複数のビア配線2V3aは、上記した低速伝送経路を構成する。
また、複数のビア配線2V3には、図17に示す配線層WL4に形成された複数のスルーホールランド2TL2bと電気的に接続されている複数のビア配線2V3bが含まれる。また、複数の配線2d3には、複数のビア配線2V3bと電気的に接続されている複数の配線2d3bが含まれる。複数の配線2d3bおよび複数のビア配線2V3bは、上記した高速伝送経路を構成する。
また、複数の配線2d3bおよび複数のビア配線2V3bには、上記したように差動信号が伝送される。このため、複数の配線2d3bのそれぞれは、インピーダンスを整合させた2本の配線2d3bが対を成して差動対を構成する。また、複数のビア配線2V3bのそれぞれは、2個のビア配線2V3bが対を成して差動対を構成する。
また、複数の配線2d3は、図16に示す第6層目の配線層WL6と第5層目の配線層WL5を電気的に接続する層間導電路である、複数のビア配線2V4と電気的に接続されている。
また、図18に示すように、平面視において、複数の配線2d3bは図5に示す複数の配線2d1とは重ならない位置に配置されている。言い換えれば、複数の配線2d3と図5に示す複数の配線2d1は、平面視において交差しない。このように、配線2d3bと配線2d1を交差しないように配置することで、配線2d3bにより構成される高速伝送経路のノイズ耐性を向上させることができる。
また、配線層WL5は、複数の配線2d3および複数のビア配線2V3、2V4の周囲に、複数の配線2d3および複数のビア配線2V3、2V4と離間して配置されている導体プレーン(第5導体プレーン)2PL5を備えている。導体プレーン2PL5は、複数の配線2d3および複数のビア配線2V3、2V4と接触しないようにパターニングされた板状の導体層(金属層、導体パターン)である。導体プレーン2PL5には、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給される。図18に示す例では、導体プレーン2PL5には、上記した第1回路と第2回路に共通して供給される、接地電位が供給される。
また、配線層WL5は、複数の配線2d3、複数のビア配線2V3、2V4、および導体プレーン2PL5を覆う絶縁層(第5絶縁層)2e5を備えている。図18に示すように、絶縁層2e5は、配線基板2の配線層WL5全体を覆うように形成されている。ただし、図16に示す配線層WL5と配線層WL6を電気的に接続する層間導電路であるビア配線2V4は、絶縁層2e5を貫通するように形成されている。これにより、図16に例示するように配線層WL5に形成された配線2d3と、配線層WL6に形成されたランド2LDとを、電気的に接続することができる。
なお、図示は省略するが、配線層WL5においても、差動対を構成するポジ側の伝送経路と主に支配的となるリファレンス経路との離間距離と、ネガ側の伝送経路と主に支配的となるリファレンス経路との離間距離が揃うように、リファレンス用のビア配線2V4が複数の高速伝送経路のそれぞれに配置されている。リファレンス用のビア配線2V4の構成は、図13を用いて説明した、リファレンス用のビア配線2V2rと同様なので、重複する説明は省略する。
<第6層目の配線層>
次に、配線層WL5のさらに下層には、図19に示す第6層目の配線層(第6配線層)WL6が形成されている。第6層目の配線層WL6は、図18に示す複数のビア配線2V3と電気的に接続されている複数のビア配線(第4ビア配線)2V4、および複数のビア配線2V4と電気的に接続されている複数のランド2LDを備えている。複数のビア配線2V4には、図18に示す配線層WL5に形成された複数のビア配線2V3aと電気的に接続されている複数のビア配線2V4aが含まれる。複数のビア配線2V4aおよびビア配線2V4aと電気的に接続される複数のランド2LDaは、上記した低速伝送経路を構成する。
また、複数のビア配線2V4には、図18に示す配線層WL5に形成された複数のビア配線2V3bと電気的に接続されている複数のビア配線2V4bが含まれる。複数のビア配線2V4bおよびビア配線2V4bと電気的に接続される複数のランド2LDbは、上記した高速伝送経路を構成する。
また、複数のランド2LDbおよび複数のビア配線2V4bには、上記したように差動信号が伝送される。このため、複数のビア配線2V4bのそれぞれは、2個のビア配線2V4bが対を成して差動対を構成する。また、複数のランド2LDbのそれぞれは、2個のランド2LDbが対を成して差動対を構成する。
また、配線層WL6は、複数のランド2LDa、2LDbおよび複数のビア配線2V4a、2V4bの周囲に、複数のランド2LDa、2LDbおよび複数のビア配線2V4a、2V4bと離間して配置されている導体プレーン(第6導体プレーン)2PL6を備えている。導体プレーン2PL6は、複数のランド2LDa、2LDbおよび複数のビア配線2V4a、2V4bと接触しないようにパターニングされた板状の導体層(金属層、導体パターン)である。導体プレーン2PL6には、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給される。図19に示す例では、導体プレーン2PL6には、上記した第1回路と第2回路に共通して供給される、接地電位が供給される。
また、配線層WL6は、複数のランド2LD、複数のビア配線2V4、および導体プレーン2PL6を覆う絶縁層(第6絶縁層、ソルダレジスト膜)2e6を備えている。図19に示すように、絶縁層2e6は、配線基板2の下面2b全体を覆うように形成されている。ただし、配線基板2の下面2bのうち、複数のランド2LDが形成された領域には、図16に示すように、絶縁層2e6に開口部2ek2が形成され、複数のランド2LDは、開口部2ek2において、絶縁層2e6から露出している。このようにランド2LDを絶縁層2e6から露出させることで、複数のランド2LDの露出面に半田ボール4を接続することができる。
また、本実施の形態では、導体プレーン2PL6を覆う絶縁膜2e6に複数の開口部2ek2を形成し、開口部2ek2において、導体プレーン2PL6の一部を露出させている。言い換えれば、導体プレーン2PL6の露出部分は、図4に示す半導体チップ3に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位(GND)が供給されるランド(端子)として機能する。つまり、導体プレーン2PL6の露出部分に図4に示す半田ボール4を接合し、電源電位または基準電位を供給する端子として利用する。
また、図20に示すように、複数の半田ボール4のうち、上記した差動信号を伝送する高速伝送経路を構成する半田ボール4b1、4b2の周囲には、基準電位が供給されるリファレンス用の半田ボール4r1、4r2が配置されている。図20は、図2に示す半田ボールのレイアウトの詳細を示す拡大平面図である。なお、図20では、差動対を成す半田ボール4b1、4b2とリファレンス経路を構成する半田ボール4r1、4r2を区別するため、半田ボール4b1、4b2にハッチングを、半田ボール4r1、4r2にドットパターンを付して示している。
図20に示す半田ボール4b1、4b2は一対の差動対を構成する。また、半田ボール4r1は半田ボール4b1に対応する主に支配的となるリファレンス経路、半田ボール4r2は、半田ボール4b2に対応する主に支配的となるリファレンス経路、をそれぞれ構成する。
上記したように、本実施の形態では、信号伝送経路のリファレンス用の基準電位が供給されるリファレンス経路が含まれる。例えば、図15を用いて説明すると、差動対を構成する一方の伝送経路に配置されるスルーホール配線2TWbと、他方の伝送経路に配置されるスルーホール配線2TWbとのそれぞれ最も近い位置に配置されているスルーホール配線2TWrが主に支配的となるリファレンス用のビアに相当する。
上記したように、差動信号を伝送する場合、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減する観点とインピーダンス整合の観点から、ポジ側の伝送経路と主に支配的となるリファレンス経路との離間距離と、ネガ側の伝送経路と主に支配的となるリファレンス経路との離間距離を揃えることが好ましい。特に、半田ボール4は、上記した図13に示すビア配線2V2よりも配線基板2の厚さ方向(半田ボール4の高さ方向)における接続距離の影響が大きく、非対称構造はスキュー差やジッター発生に繋がりやすい。
そこで、本実施の形態では、図20に示すように、ポジ側の伝送経路と主に支配的となるリファレンス経路との離間距離と、ネガ側の伝送経路と主に支配的となるリファレンス経路との離間距離とが等しくなるように複数の半田ボール4rが配置されている。詳しくは、差動対を構成する一方の伝送経路に配置される半田ボール4b1から半田ボール4b1に最も近い位置に配置される主に支配的となるリファレンス用の半田ボール4r1までの距離(例えば中心間距離)L1は、他方の伝送経路に配置される半田ボール4b2から半田ボール4r2に最も近い位置に配置される主に支配的となるリファレンス用の半田ボール4r2までの距離(例えば中心間距離)L2とが、等しくなっている。このため、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制でき、インピーダンスを合わせることが出来る。
また、図20に示すように、複数の高速伝送経路のそれぞれについて、図15と同様にリファレンス経路を構成する半田ボール4rが形成されている。これにより、複数の伝送経路のそれぞれについて、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制できる。
<高速伝送経路のインピーダンス整合について>
次に、高速伝送経路のインピーダンス整合について、更に詳しく説明する。図21は、図16に示す高速伝送経路の接続構造を模式的に示す説明図である。また、図22は、図21に対する検討例を示す説明図である。また、図23は、図15に示す拡大平面における第1層目の配線層の導体のパターニングを示す拡大平面図である。また、図24は、図15に示す拡大平面における第2層目の配線層の導体のパターニングを示す拡大平面図である。また、図25は図21に対する他の検討例を示す説明図である。
なお、図23および図24では、各配線層に形成された開口部2K1c、2K2bと、スルーホールランド2TL1b、ビア配線2V2b、および配線2d2bとの平面的位置関係を明確に示すため、図示する配線層とは別の配線層に形成された導体パターンの輪郭を、二点鎖線で示している。また、図23では、開口部2K1cとランド2LDbの平面積の大小関係を明示するため、図16に示すように第6の配線層WL6に形成されているランド2LDの輪郭を、2点鎖線で示している。また、図23および図24は、拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、および導体プレーンなどの導体パターンにハッチングを付して示している。
図9および図10を用いて説明したように、例えば、10Gbps〜25Gbps程度の伝送速度で、信号が伝送される高速伝送経路では、配線2dの周囲(上層、下層、および平面視における周囲)に基準電位または電源電位が供給される導体プレーン2PLを配置することにより、周囲からの電界や磁界の影響を低減できる。図9に示すストリップラインの配線構造を適用することで、配線幅を細くすることができ、複数の配線2dの配置間隔を狭くすることができるので、配線レイアウトを高密度化することができる。
上記のように、高速伝送経路の周囲からの電界や磁界等のノイズ影響を低減する観点を考慮すれば、図22に示す配線基板2Aのように、高速伝送経路の周囲に配置された導体プレーン2PL1、2PL2、2PL3、2PL4、2PL5、2PL6と、高速伝送経路との離間距離を出来る限り小さくする構成が考えられる。この場合、スルーホールランド2TL1と厚さ方向に重なる位置にも、導体プレーン2PL1、2PL2が配置されることになる。ところが、スルーホールランド2TL1と厚さ方向に重なる位置にも、導体プレーン2PL1、2PL2が配置されると、導体プレーン2PL1、2PL2と高速伝送経路の間に寄生容量が発生する。図22では見易さのため、配線層WL2、WL3、WL4、WL5の厚さを実際よりも厚く示しているが、配線層WL2、WL3、WL4、WL5の絶縁層の厚さは、それぞれ30μm〜35μm程度であり、平面方向における導体間距離は50μm程度である。つまり、配線層WL2、WL3、WL4、WL5では、平面方向よりも厚さ方向の影響による寄生容量が付き易い。
特に、電気的接続信頼性を確保する観点から、スルーホールランド2TL1の平面サイズは、配線2dの平面サイズよりも大きくなっている。例えば配線2dの幅が25μm程度であるのに対し、スルーホールランド2TL1の直径は、400μm〜500μm程度になっている。このため、配線基板2Aの厚さ方向に生じる寄生容量Ctは、配線基板2の平面方向に生じる寄生容量Cpよりも、容量値が大きくなり易い。
このように、高速伝送経路中のスルーホールランド2TL1の周囲に寄生容量Ctが発生すると、インピーダンス不整合により反射特性が劣化するなどの原因になる場合がある。したがって、図21に示す本実施の形態の配線基板2のように、スルーホールランド2TL1と厚さ方向に重なる位置には、導体プレーン2PL1、2PL2を設けない構成が好ましい。
すなわち、図21および図23に示すように、配線層WL1の導体プレーン2PL1に、スルーホールランド2TL1bと厚さ方向に重なる位置に、開口部(第1開口部)2K1cを形成することが好ましい。また、図21および図24に示すように、配線層WL2の導体プレーン2PL2に、スルーホールランド2TL1bと厚さ方向に重なる位置に、開口部(第2開口部)2K2bを形成することが好ましい。
一方、高速伝送経路を構成する配線2d2b(図21参照)は、上記したストリップラインの配線構造を適用することで、一様なインピーダンス値で設計されている。差動インピーダンス整合をさせるためには、各伝送経路の配線構造を同じ構造にすることが好ましい。また、各配線層において、高速伝送経路の間には、基準電位または電源電位が供給される導体プレーン2PL1、2PL2、2PL3、2PL4、2PL5、2PL6を介在させることが好ましい。したがって、高速伝送経路の差動/コモンインピーダンス整合を確保しつつ、配線レイアウトを高密度化するためには、図21に示す本実施の形態の配線基板2のように、導体プレーン2PL1、2PL2、2PL3と配線2d2bの距離、つまり、導体パターン間の距離は小さくすることが好ましい。
図23に示すように開口部2K1cの開口面積は、スルーホールランド2TL1bの平面積よりも大きい。このため、平面視において、スルーホールランド2TL1bが開口部2K1c内に収まるように配置される。また、図24に示すように、開口部2K2bの開口面積は、スルーホールランド2TL1bの平面積よりも大きい。本実施の形態では、図23に示す開口部2K1cと図24に示す開口部2K2bとは、開口形状および開口面積は同じであり、平面視において、開口部2K1cと開口部2K2bの輪郭が重なるように配置されている。このため、平面視において、スルーホールランド2TL1bが開口部2K2b内に収まるように配置される。また、図23および図24に示すように、複数のビア配線2V2bのそれぞれは、複数の開口部2K1c、2K2b内に形成されている。これにより、図22に示すような、配線基板2Aの厚さ方向に生じる寄生容量Ctの値を大幅に低減することができる。
なお、導体プレーン2PL1には、図23に示す開口部2K1cの他にも開口部2K1が形成される。例えば、図6に示すビア配線2V1aの周囲に配置される導体プレーン2PL1には、開口部2K1aが形成される。また、図7に示すビア配線2V1bの周囲に配置される導体プレーン2PL1には、開口部2K1bが形成される。図23に示す開口部2K1cは、スルーホールランド2TL1bの平面積に応じて開口面積を決定している。一方、図6または図7に示す開口部2K1a、2K1bは、ビア配線2V1a、2V1bの平面積に応じて開口面積を決定している。このため、開口部2K1cの開口面積は、開口部2K1a、2K1bの開口面積よりも大きくなっている。
また、導体プレーン2PL1、2PL2、2PL3と配線2dの距離を近づけて、配線レイアウトを高密度化する観点からは、開口部2K1cの開口面積は、小さくする方が好ましい。
本実施の形態では、図23に示すように平面視において円形を成すランド2LDbの平面積は、平面視において円形を成すスルーホールランド2TL1bの平面積よりも大きい。そして、平面視において円形を成す開口部2K1cの開口面積は、ランド2LDbの平面積よりも小さくなっている。例えば、スルーホールランド2TL1bの直径が450μmであるのに対して、ランド2LDbの直径は650μm程度である。そして、開口部2K1cの直径は、例えば500μm〜600μm程度にしている。言い換えれば、本実施の形態では、開口部2K1cの開口面積は、スルーホールランド2TL1bと厚さ方向に重ならない範囲で最小化している。このため、図23に示す配線2d2bの大部分は、導体プレーン2PL1に覆われる。この結果、高速伝送経路の差動/コモンインピーダンス整合を確保しつつ、配線レイアウトを高密度化させることができる。つまり、半導体装置のノイズ耐性を向上させることができ、反射特性を向上できる。
また、上記したように、図23に示す開口部2K1cと図24に示す開口部2K2bとは、開口形状および開口面積は同じであり、平面視において、開口部2K1cと開口部2K2bの輪郭が重なるように配置されている。つまり、本実施の形態では、開口部2K2bの開口面積は、スルーホールランド2TL1bの平面積よりも大きく、かつ、図23に示すランド2LDbの平面積よりも小さくなっている。なお、導体プレーン2PL2には、図24に示す開口部2K2bの他にも開口部2K2が形成される。例えば、図12に示すビア配線2V1a、2V2aの周囲に配置される導体プレーン2PL2には、開口部2K2aが形成される。図24に示す開口部2K2bは、スルーホールランド2TL1bの平面積に応じて開口面積を決定している。一方、図12に示す開口部2K2aは、ビア配線2V1a、2V2aの平面積に応じて開口面積を決定している。このため、開口部2K2bの開口面積は、開口部2K2aの開口面積よりも大きくなっている。
上記のように図24に示す第2層目の配線層WL2に形成される導体プレーン2PL2の開口部2K2bの開口面積は、スルーホールランド2TL1bと厚さ方向に重ならない範囲で最小化している。例えば、図13に示すように、配線層WL2における高速伝送経路を高密度化した場合、開口部2K2bの開口面積が大きくなると、隣の伝送経路の配線2d2bと、開口部2K2bの位置が重なってしまい、隣り合う伝送経路間に確実に導体プレーン2PL2を配置することが難しくなる。言い換えれば、高速伝送経路の高密度化が困難になる。
本実施の形態によれば、開口部2K2bの開口面積は、スルーホールランド2TL1bと厚さ方向に重ならない範囲で最小化しているので、配線層WL2における高速伝送経路を高密度化した場合であっても、隣り合う伝送経路間に、確実に導体プレーン2PL2を配置することができる。なお、図13では、高速伝送経路に差動信号を流す例を示しているので、対になる2本の信号配線が一つの高速伝送経路(差動対)を構成する。したがって、差動対を構成する信号配線間には、導体プレーン2PL2を配置していない。したがって、上記した、「隣り合う伝送経路間に、導体プレーン2PL2を配置する」という表現は、「隣り合う差動対間に、導体プレーン2PL2を配置する」という表現に置き換えることができる。
このように隣り合う伝送経路(差動対)間に、電源電位または基準電位(例えば接地電位)が供給される導体プレーン2PL2を配置することにより、隣り合う差動対間の相互の影響を低減することができる。このため、高速伝送経路のノイズ耐性を向上させることができる。
ところで、本実施の形態では、図16に示すように、導体プレーン2PL1の開口部2K1cの内部全体に絶縁層2e1が埋め込まれている。言い換えれば、図23に示すように、導体プレーン2PL1の開口部2K1cの内部には導体パターンが配置されていない。また、図16に示すように、導体プレーン2PL1の開口部2K1c内の、ビア配線2V2bおよび配線2d2bの周辺領域には、全体に絶縁層2e2、2e3が埋め込まれている。言い換えれば、図24に示すように、導体プレーン2PL2の開口部2K2bの内部には、ビア配線2V2bおよび配線2d2b以外の導体パターンが配置されていない。
本願発明者は、図25に示す配線基板2Bのように、開口部2K1c、2K2bの内部に、導体プレーン2PL1、2PL2や高速伝送経路と電気的に分離された、フローティング構造の導体パターン2FLを配置した実施態様について検討した。図25に示す配線基板2Bのように、開口部2K1cや開口部2K2bの内部に導体パターン2FLを設けた場合、各配線層における導体密度を均一化することができるので、配線基板の加工性を向上させることができる。また、導体パターン2FLは、導体プレーン2PL1、2PL2や高速伝送経路(例えば配線2d2bやビア配線2V2b)とは離間して配置されているので、図22に示すような、配線基板2Aの厚さ方向に生じる寄生容量Ctの値を低減することができる。
ところが、本願発明者の検討によれば、開口部2K1cや開口部2K2bの内部に導体パターン2FLを設けると、半導体装置1(図1〜図4参照)の設置環境における電磁波の影響により、高周波でのノイズ耐性が低下する場合があることが判った。これは、開口部2K1cや開口部2K2bの内部に配置された、導体パターン2FLが高周波帯でアンテナとして機能する可能性があるためである。
そこで、本実施の形態では、図16に示すように、導体プレーン2PL1の開口部2K1c内には、全体に絶縁層2e1が埋め込まれ、導体プレーン2PL1の開口部2K1c内の、ビア配線2V2bおよび配線2d2bの周辺領域には、全体に絶縁層2e2が埋め込まれている。言い換えれば、スルーホールランド2TL1b上には、スルーホールランド2TL1bと電気的に接続される導体(配線2d2bおよびビア配線2V2b)以外の導体は、配置されていない。これにより、半導体装置1(図1〜図4参照)の設置環境における電磁波の影響が少なくなり、半導体装置1のノイズ耐性を向上させることができる。
<実装面側の寄生容量について>
上記では、スルーホールランド2TL1bの周辺に形成される寄生容量について説明した。しかし、高速伝送経路におけるインピーダンス整合を容易に行う観点からは、絶縁層2CRの実装面側(図16に示す下面2Cb側)に形成される寄生容量も低減することが好ましい。以下では、絶縁層2CRの実装面側(図16に示す下面2Cb側)に形成される寄生容量も低減する構成について詳しく説明する。
図26は、図15に示す拡大平面における第4層目の配線層の導体のパターニングを示す拡大平面図である。また、図27は、図15に示す拡大平面における第5層目の配線層の導体のパターニングを示す拡大平面図である。図28は、図15に示す拡大平面における第6層目の配線層の導体のパターニングを示す拡大平面図である。
なお、図26および図27では、各配線層に形成された開口部2K4A、2K5Aと、スルーホールランド2TL2b、ビア配線2V3b、2V4b、およびランド2LDbとの平面的位置関係を明示するため、図示する配線層とは別の配線層に形成された導体パターンの輪郭を、二点鎖線で示している。また、図27では、図13を用いて説明したリファレンス用のビア2V2rと同様に差動信号を伝送する高速伝送経路のリファレンス経路を構成するリファレンス用のビア2V4rを点線で図示している。また、図26〜図28は拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、ランド、および導体プレーンなどの導体パターンにハッチングを付して示している。
図16に示すように、スルーホールランド2TL1bと一体に形成されるスルーホール配線2TWは配線基板2の厚さ方向に沿って延びる。このため、絶縁層2CRの下面2Cb側に形成されるスルーホールランド2TL2bは、絶縁層2CRを介してスルーホールランド2TL1bと対向する位置に形成されている。また、図26に示すように、配線層WL4に形成される導体プレーン2PL4には、スルーホールランド2TL2bと導体プレーン2PL4とを、接触させないように設けられた開口部(第3開口部)2K4Aが形成されている。
また、図27に示すように、配線層WL5に形成される導体プレーン2PL5には、ビア配線2V3b、2V4bと導体プレーン2PL5とを接触させないように設けられた開口部(第4開口部)2K5Aが形成されている。
また、図28に示すように、配線層WL6に形成される導体プレーン2PL6には、ビア配線2V4bおよびランド2LDbと、導体プレーン2PL6とを接触させないように設けられた開口部2K6Aが形成されている。
本実施の形態では、例えば、図27に示す開口部2K5Aの開口形状および開口面積、図26に示す開口部2K4Aの開口形状および開口面積は、図28に示す開口部2K6Aの開口形状(例えば円形)および開口面積と同じである。また、平面視において、開口部2K4Aの輪郭、開口部2K5Aの輪郭、および開口部2K6Aの輪郭は、それぞれ重なるように形成されている。
ここで、本実施の形態では、図16に示すように、スルーホールランド2TL2bとランド2LDbとが、厚さ方向に重なっている。また、図26に示すように、ランド2LDbの平面積がスルーホールランド2TL2bの平面積よりも大きい。図26に示すスルーホールランド2TL2bの平面形状および平面積は、図15に示すスルーホールランド2TL1bと同じであり、平面視において、例えば、スルーホールランド2TL1bの輪郭とスルーホールランド2TL2bの輪郭とが重なるように配置されている。このため、図22に示す厚さ方向に形成される寄生容量Ctの値を小さくするためには、平面積がスルーホールランド2TL2bよりも大きいランド2LDbと導体プレーン2PL4、2PL5が厚さ方向に重ならないように構成することが好ましい。つまり、スルーホールランド2TL2bとランド2LDbとが、厚さ方向に重なっている場合には、導体プレーン2PL4、2PL5に設ける開口部2K4A、2K5Aの開口面積は、相対的に大きいランド2LDbの平面積に応じて決定することが好ましい。
本実施の形態では、図26に示すように、開口部2K4Aの開口面積は、ランド2LDbの平面積よりも大きく、ランド2LDbと厚さ方向に重なる位置に配置されている。言い換えれば、平面視において、ランド2LDbは、開口部2K4A内に収まるように配置されている。また、複数のビア配線2V3b、2V4bのそれぞれは、複数の開口部2K4A内に形成されている。このため、図16に示すように、ランド2LDbは導体プレーン2PL4とは厚さ方向には重ならないので、図22に示す厚さ方向に形成される寄生容量Ctの値を小さくすることができる。
また、図27に示すように、開口部2K5Aの開口面積は、ランド2LDbの平面積よりも大きく、ランド2LDbと厚さ方向に重なる位置に配置されている。言い換えれば、平面視において、ランド2LDbは、開口部2K5A内に収まるように配置されている。また、複数のビア配線2V3b、2V4bのそれぞれは、複数の開口部2K5A内に形成されている。このため、図16に示すように、ランド2LDbは導体プレーン2PL5とは厚さ方向には重ならないので、図22に示す厚さ方向に形成される寄生容量Ctの値を小さくすることができる。
<ノイズ耐性の改善効果>
次に、図21に示す配線基板2の構成を適用することによるノイズ耐性の改善効果について本願発明者が検討した結果について説明する。図29は、図21に示す配線基板と図22に示す配線基板について、電気的特性の評価を行った結果を示す説明図である。図29に示す評価では、図21に示す配線基板2の構成、および図22に示す配線基板2Aの構成について、それぞれ差動インピーダンスZdiff[Ω]、差動反射特性Sdd11[dB]、および差動伝送特性Sdd21[dB]について評価を行った。
図29に示す評価結果において、差動インピーダンスの理想値は100Ωである。したがって、差動インピーダンスの値は100Ωに近い程好ましい。また、差動反射特性Sdd11については、20Gbpsの伝送速度に相当する10GHz程度まで、周波数を変動させて、伝送損失の最大値を記載した。差動反射特性Sdd11は、0dBに近づくほど、反射が大きいことを示している。また、差動伝送特性Sdd21については、10GHzの周波数において、伝送損失を記載した。差動伝送特性Sdd21は、0dBから離れるほど、伝送損失が大きいことを示している。
図29に示すように、図21に示す配線基板2は、図22に示す配線基板2Aに対して、差動インピーダンスで約30Ω、差動反射特性Sdd11で最大−5dB、差動伝送特性Sdd21で約−3dBの改善効果が得られることが判った。つまり、図21に示す配線構造を適用することにより半導体装置の伝送特性が向上し反射が抑制されることが判った。
<複数の配線層で高速伝送経路を引き回す場合の実施態様>
上記では図16では、スルーホールランド2TL1、2TL2がランド2LD上に配置されている場合の実施態様について説明した。本実施の形態に対する変形例としては、全ての高速伝送経路を、例えば図11に示す配線層WL2においてランド2LD(図19参照)上まで引き回すこともできる。この場合、図18に示す配線層WL5は省力することができる。
しかし、本実施の形態では、複数の高速伝送路の一部は、図18に示す配線層WL5において、ランド2LD(図19参照)上まで引き回されている。このため、図17に示す複数のスルーホールランド2TL2bのうち、配線層WL5で引き回される伝送経路を構成するスルーホールランド2TL2bは、図19に示すランド2LD上に配置されていない。
図16に示す断面においては、スルーホールランド2TL2bがランド2LDb上に配置されるため、開口部2K4A、2K5Aの開口面積をランド2LDbの平面積よりも大きくする必要があった。しかし、スルーホールランド2TL2bがランド2LDb上に配置されていない場合には、開口部2K4A、2K5Aの開口面積は、スルーホールランド2TL2bの平面積よりも大きければ、例えばランド2LDb(図28参照)の平面積よりも小さくても良い。
図30は、図26とは異なる領域における第4層目の配線層の導体のパターニングを示す拡大平面図である。また、図31は、図30のA−A線に沿った拡大断面図である。また、図32は、図30に示す拡大平面における第5層目の配線層の導体のパターニングを示す拡大平面図である。また、図33は、図30に示す拡大平面における第6層目の配線層の導体のパターニングを示す拡大平面図である。また、図34は、図32に示す配線が接続されるビア配線の周辺を拡大して示す拡大平面図である。また、図35は、図34のA−A線に沿った拡大断面図である。また、図36は、図34に示す拡大平面における第4層目の導体のパターニングを示す拡大平面図である。また、図37は、図34に示す拡大平面における第6層目の導体のパターニングを示す拡大平面図である。
なお、図30〜図37では、各配線層に形成された開口部2K4、2K5と、スルーホールランド2TL2b、ビア配線2V3b、2V4b、およびランド2LDbとの平面的位置関係を明確に示すため、図示する配線層とは別の配線層に形成された導体パターンが存在する場合には、その輪郭を二点鎖線で示している。また、図30、図32〜図34、図36および図37は、拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、ランド、および導体プレーンなどの導体パターンにハッチングを付して示している。また、図34では、図13を用いて説明したリファレンス用のビア2V2rと同様に差動信号を伝送する高速伝送経路のリファレンス経路を構成するリファレンス用のビア2V4rを点線で図示している。
図30〜図37に示す高速伝送経路では、まず、図30および図31に示すように、絶縁層2CRの下面2Cb(図31参照)に設けられた配線層WL4にはスルーホールランド2TL2bが形成されている。このスルーホールランド2TL2bよりも上層側の構造は、図15、図16、図23、および図24を用いて説明した配線構造と同様なので、重複する説明は省略する。
また、図31、図32、図34、図35に示すように配線層WL5には、スルーホールランド2TL2bと電気的に接続されたビア配線2V3b(図31、図32参照)、およびビア配線2V3bと電気的に接続された配線(第5層配線)2d3bが形成されている。
また、図35および図37に示すように、配線層WL6には、配線2d3bと電気的に接続されるビア配線2V4b、およびビア配線2V4bと電気的に接続されるランド2LDbが形成されている。図37に示す複数のビア配線2V4bは、複数の配線2d3bを介して図32に示す複数のビア配線2V3bと電気的に接続されている。
つまり、図30〜図37に示す高速伝送経路は、図11に示す配線層WL2ではランド2LDb(図37参照)と重ならない位置に引き回され、図18に示す配線層WL5でランド2LDb(図37参照)と重なる位置に引き回されている。このため、図32に示すようにスルーホールランド2TL2の直下にはランド2LD(図35参照)は存在しない。また、図35に示すようにランド2LDの直上には、スルーホールランド2TL2は存在しない。
上記のように配線層WL5で配線の引き回しを行う場合、図18に示す配線層WL5に形成される、複数の配線2d3bの長さは、引き回しの距離に応じて長くなる。例えば図18に示す例では、配線層WL5には、ビア配線2V3aとビア配線2V4aとを電気的に接続する配線2d3aが形成されている。このビア配線2V3a、ビア配線2V4a、および配線2d3aは、図5に示す配線2d1aと電気的に接続される配線経路であるため、配線層WL1において、ランド2LDa(図19参照)の近傍まで引き回せば、図18に示す配線2d3aの長さは短くできる。このため、図18に示す複数の配線2d3bのそれぞれの長さ(経路長)は、配線2d3aの長さ(経路長)よりも長い。
そこで、本実施の形態では、図31や図35に示すように、配線2d3bと厚さ方向に重なる位置には、配線層WL4に導体プレーン2PL4が、配線層WL6に導体プレーン2PL6が、それぞれ形成されている。言い換えれば、側面視において、配線2d3bは、配線層WL4の導体プレーン2PL4と配線層WL6の導体プレーン2PL6に挟まれている。また、図32および図34に示すように、配線2d3bの周囲には、配線2d3bと離間するように、導体プレーン2PL5が形成されており、配線2d3bの周囲は、導体プレーン2PL5に囲まれている。
つまり、配線2d3bにはストリップラインの配線構造が適用されている。このように、伝送速度が特に早い伝送経路についてストリップラインの配線構造を適用することにより、高速信号経路の高密度設計が可能になる。
なお、ビア配線2V3a、ビア配線2V4a、および配線2d3aが構成する伝送経路は、上記したように、ビア配線2V3b、ビア配線2V4b、および配線2d3bが構成する伝送経路と比較すると、伝送速度が相対的に低い。このため、配線2d3aについては、ストリップラインとは異なる配線構造(図示は省略するが、例えば導体プレーンを介さずに複数の配線が隣り合って配置される配線構造)を適用することができる。ただし、レイアウト上の制約等が無ければ、配線2d3aにもストリップライン構造を適用して良い。
また、図30〜図33に示すように、スルーホールランド2TL2bと厚さ方向に重なる位置に、ランド2LDb(図34〜図37参照)が存在しない場合、スルーホールランド2TL2の周囲における寄生容量を低減する観点から形成される開口部は、スルーホールランド2TL2bの平面積との関係により決定することができる。すなわち、図30に示す開口部2K4B、図32に示す開口部2K5B、および図33に示す開口部2K6Bのそれぞれの開口面積は、スルーホールランド2TL2bの平面積よりも大きければ良い。図30〜図33に示す例では、開口部2K4B、開口部2K5B、および開口部2K6Bの開口形状、および開口面積は、例えば図15に示す開口部2K3の開口形状、および開口面積と同じである。
また、平面視において、開口部2K4B、開口部2K5B、および開口部2K6Bの輪郭は、互いに重なるように配置されている。また、平面視において、スルーホールランド2TL2bは開口部2K4B、開口部2K5B、および開口部2K6Bの内部に収まるように配置されている。また、複数のビア配線2V3bのそれぞれは、複数の開口部2K4B、2K5B、2K6Bの内部に収まるように配置されている。したがって、図22を用いて説明したように、スルーホールランド2TL2の周囲において、配線基板2の厚さ方向に生じる寄生容量Ct(図22参照)の値を低減することができる。
また、図31および図32に示すように、配線層WL5には高速伝送経路を構成する配線2d3bが形成される。このため、開口部2K4B、開口部2K5B、および開口部2K6Bの開口面積は、スルーホールランド2TL1bと厚さ方向に重ならない範囲で最小化することが好ましい。
本実施の形態では、開口部2K4B、開口部2K5B、および開口部2K6Bの開口面積は、図34〜図37に示す開口部2K4A、開口部2K5A、および開口部2K6Aの開口面積よりも小さい。また、図30〜図33に示す例では、開口部2K4B、開口部2K5B、および開口部2K6Bの開口面積は、図34〜図37に示すランド2LDの平面積よりも小さい。このように開口部2K4B、開口部2K5B、および開口部2K6Bの開口面積を最小化することにより、配線2d3bの大部分について、上記したストリップラインの配線構造を適用することができる。また、配線層WL5に多数の高速伝送経路を集積して配置する場合であっても、隣り合う高速伝送経路(差動対)の間に、確実に導体プレーン2PL5を配置することができるので、隣り合う差動対間の相互の影響を低減することができる。
ただし、図31に対する変形例として、図31に対する開口部2K6Bを形成している位置に、他のランド2LD(例えば電源電位供給用のランドや基準電位供給用のランド)を配置する必要がある場合には、開口部2K6Bを設けない構成を適用することもできる。この場合でも、開口部2K5Bを設けることにより、スルーホールランド2TL2の周囲における寄生容量を低減することができる。
一方、図34〜図37に示す、ランド2LDbの周囲において生じる寄生容量を低減する観点からは、図35に示すように、ランド2LDbと厚さ方向に重なる位置に、開口部2K4A、2K5A、2K6Aを形成することが好ましい。この開口部2K4A、2K5A、2K6Aの開口面積は、ランド2LDbの平面積に応じて決定することができる。図34〜図37に示す例では、開口部2K4A、2K5A、2K6Aの開口面積は、図16に示す開口部2K4A、2K5A、2K6Aの開口面積と同じである。
また、平面視において、開口部2K4A、2K5A、2K6Aの輪郭は、互いに重なるように配置されている。また、平面視において、ランド2LDbは開口部2K4A、2K5A、2K6Aの内部に収まるように配置されている。また、複数のビア配線2V4bのそれぞれは、複数の開口部2K4A、2K5A、2K6Aの内部に収まるように配置されている。したがって、図22を用いて説明したように、ランド2LDb(図35参照)の周囲において、配線基板2の厚さ方向に生じる寄生容量Ct(図22参照)の値を低減することができる。
なお、図示は省略するが図35に対する変形例として、配線層WL1、WL2、WL3のそれぞれにおいて、ランド2LDbと厚さ方向に重なる位置に開口部を形成する実施態様にすることもできる。ただし、図35に示すように配線層WL1、WL2、WL3とランド2LDbの間には、コア絶縁層である絶縁層2CRが存在するため、距離が遠い。したがって、導体プレーン2PL1、2PL2、2PL3のそれぞれが、ランド2LDbと厚さ方向に重なる位置に配置されていても、導体プレーン2PL1、2PL2、2PL3とランド2LDbとの間で生じる厚さ方向の寄生容量は、小さい。
次に、図30〜図37に示す高速伝送経路のように、複数の配線層で配線の引き回しを行う構成を適用して有効な例について説明する。図38は、図4に示す配線基板のチップ搭載面側におけるパッド配列の一例を模式的に示す平面図である。また、図39は、図4に示す配線基板の実装面側におけるランド配列の一例を模式的に示す拡大平面図である。また、図40は、実装基板上に図39に示す半導体装置を複数個実装して、カスケード接続した状態を模式的に示す説明図である。
なお、図38〜図40では、入力信号用端子、出力信号用端子、基準電位用端子、および電源電位用端子の区別を明確にするため、それぞれ平面図であっても、端子の種類に応じて共通するハッチングを付している。ただし、図38に示す無地のボンディングパッド2PDおよび、図39に示す無地のランド2LDには、高速伝送経路以外の信号入力用、基準電位供給用、または電源電位供給用のランドが含まれる。
図38に示す例では、配線基板2のチップ搭載面側(上面2a側)において、複数のボンディングパッド2PDbには、図4に示す半導体チップ3に供給される入力信号が伝送される、複数の入力用ボンディングパッド2Piが含まれる。また、複数のボンディングパッド2PDbには、図4に示す半導体チップ3から供給される出力信号が伝送される、複数の出力用ボンディングパッド2Poが含まれる。また、複数のボンディングパッド2PDには、図4に示す半導体チップ3に基準電位(例えば接地電位)を供給する基準電位用ボンディングパッド2Pgが含まれる。また、複数のボンディングパッド2PDには、図4に示す半導体チップ3に電源電位を供給する電源電位用ボンディングパッド2Pvが含まれる。
複数の入力用ボンディングパッド2Piおよび複数の出力用ボンディングパッド2Poは、それぞれ、図11に示す複数の配線2d2bと電気的に接続されている。言い換えれば、複数の入力用ボンディングパッド2Piには、複数の配線2d2bを介して半導体チップ3への入力信号が伝送される。また、複数の出力用ボンディングパッド2Poには、複数の配線2d2bに対して半導体チップ3からの出力信号が伝送される。
図4に示す半導体チップ3の入出力回路の設置スペースを低減する観点からは、入力用の端子と出力用の端子を近くに配置することが好ましい。また、入力用の端子と出力用の端子に加え、基準電位供給用の端子と電源電位供給用の端子を近くに配置することが特に好ましい。このため、図38に示す例では、複数の入力用ボンディングパッド2Piと複数の出力用ボンディングパッド2Poとの対が、それぞれまとまって配置されている。これにより、半導体チップ3の回路の占有面積を低減できる。つまり、半導体チップ3の集積度を向上させることができる。
また、複数の入力用ボンディングパッド2Piと複数の出力用ボンディングパッド2Poとの対の周辺には、信号伝送経路のリファレンス経路を構成する、リファレンス用のボンディングパッド2Prが配置されている。本実施の形態では、図38に示すように、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離とが等しくなるように複数のボンディングパッド2Prが配置されている。詳しくは、差動対を構成する一方の伝送経路に配置されるボンディングパッド2PDbからボンディングパッド2PDbに最も近い位置に配置されるリファレンス用のボンディングパッド2Prまでの距離(例えば中心間距離)は、他方の伝送経路に配置されるボンディングパッド2PDbからボンディングパッド2PDbに最も近い位置に配置されるリファレンス用のボンディングパッド2Prまでの距離(例えば中心間距離)が、等しくなっている。このため、差動対を構成する一方の伝送経路(例えばポジ)と他方の伝送経路(例えばネガ)の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制できる。
一方、図39に示すように、配線基板2の実装面である下面2bでは、複数のランド2LDが配置されている。高速伝送経路を構成する複数のランド2LDbには、複数の入力用ボンディングパッド2Pi(図38参照)と電気的に接続される複数の入力用ランド2Liと、複数の出力用ボンディングパッド2Po(図38参照)と電気的に接続される複数の出力用ランド2Loとが含まれる。また、複数のランド2LDには、複数の基準電位用ボンディングパッド2Pg(図38参照)と電気的に接続される複数の基準電位用ランド2Lgが含まれる。また、複数のランド2LDには、複数の電源電位用ボンディングパッド2Pv(図38参照)と電気的に接続される複数の電源電位用ランド2Lvが含まれる。
図39に示す例では、複数の入力用ランド2Liおよび複数の出力用ランド2Loは、下面2bの周縁部に配置されている。一方、複数の基準電位用ランド2Lgおよび複数の電源電位用ランド2Lvは下面2bの中央部に配置されている。また、複数の入力用ランド2Liと複数の出力用ランド2Loとは、配線基板2の下面2bにおいて、異なる位置にまとまって配置されている。
詳しくは、配線基板2は平面視において四角形を成し、X方向に沿って延びる辺2s1、2s2、およびX方向に直交するY方向に沿って延びる辺2s3、2s4を備えている。複数の入力用ランド2Liおよび複数の出力用ランド2Loは、下面2bが有する四辺のうち、辺2s3および辺2s4に沿って、配置されている。また、複数の入力用ランド2Liは、辺2s3の中心よりも辺2s1側、および辺2s4の中心よりも辺2s2側にまとめて配置されている。一方、複数の出力用ランド2Loは、辺2s3の中心よりも辺2s2側、および辺2s4の中心よりも辺2s1側にまとめて配置されている。
図39に例示するように入力用の端子と出力用の端子を集約して配置する場合、図40に示すように、実装基板10に複数の半導体装置1を実装し、かつ、カスケード接続する場合に、特に有効である。すなわち、図40に模式的に示すように、実装基板10の実装面上において、第1の半導体装置1の入力用の端子と第2の半導体装置1の出力用の端子が対向するように配置することができる。これにより、隣り合う半導体装置1間の伝送距離を短縮することができるので、伝送ロスを低減することができる。また、複数の半導体装置1がカスケード接続で実装された実装構造体のノイズ耐性を向上させることができる。
しかし、図38と図39を比較して判るように、チップ搭載面側では、複数の入力用ボンディングパッド2Piと複数の出力用ボンディングパッド2Poとの対が、それぞれまとまって配置され、実装面側では複数の入力用ランド2Liと複数の出力用ランド2Loとが離れて配置されている。この場合、配線基板2のどこかで、入力用の信号配線と、出力用の信号配線を交差させる必要がある。
そこで、本実施の形態では、図30〜図37を用いて説明したように、配線層WL2および配線層WL5で高速伝送経路の引き回しを行っている。つまり、配線層WL2と配線層WL5との間で入力信号配線と出力信号配線を交差させている。
詳しくは、入力用信号配線または出力用信号配線のうちのいずれか一方は、図11に示す配線層WL2でランド2LDb(図19参照)上まで引き回す。この伝送経路については、図16に示すようにスルーホールランド2TL2がランド2LDb上に配置された配線構造を適用することで、高速伝送経路のノイズ耐性を向上させることができる。一方、入力用信号配線または出力用信号配線のうちの他方は、図18に示す配線層WL5でランド2LDb(図19参照)上まで引き回す。この場合、図30〜図37を用いて説明したように、スルーホールランド2TL2がランド2LDbと厚さ方向に重ならない場合の配線構造を適用することで、高速伝送経路のノイズ耐性を向上させることができる。
<半導体装置の製造方法>
次に、図1〜図40を用いて説明した半導体装置1の製造方法(組立工程)について、図41に示すフロー図を用いて説明する。図41は、図1〜図40を用いて説明した半導体装置の組立工程のフローを示す説明図である。なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板2を準備して、一つの半導体装置1を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。このため、図41では、多数個取り方式の時に適用する個片化工程について、括弧書きで記載している。
まず、図41に示す基板準備工程では、図4に示す配線基板2を準備する。本工程で準備する配線基板2は、図4に示す半田ボール4が未だ接続されていない点、放熱板6および半導体チップ3が搭載されていない点を除き、図1〜図40を用いて説明した構成部材が予め形成されている。ただし、配線基板2の複数のボンディングパッド2PD上には、それぞれ、突起電極3BPと接合される半田材(半田バンプ)が予め形成されている。
また、半導体チップ準備工程では、図4に示す半導体チップ3を準備する。半導体チップ3の表面3aには、半導体チップ3の基材および配線を覆う絶縁膜が形成されており、複数のパッド3PDのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数のパッド3PDは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム(Al)からなる。複数のパッド3PDにはそれぞれ突起電極3BPが接続され、半導体チップ3の複数のパッド3PDと、配線基板2の複数のボンディングパッド2PDとは、複数の突起電極3BPを介して、それぞれ電気的に接続されている。突起電極3BPは、例えば、パッド3PD上に、下地金属膜(アンダーバンプメタル)を介して半田材が積層された、所謂、半田バンプである。
次に、半導体チップ搭載工程では、図4に示すように半導体チップ3を配線基板2のチップ搭載面である上面2a上に搭載する。本実施の形態では、図4に示すように、複数のパッド3PDが形成された表面3aが配線基板2の上面2aと対向するように、フェイスダウン実装方式(あるいはフリップチップ接続方式)により搭載する。この場合、複数の突起電極3BPと配線基板の複数のボンディングパッド2PDのそれぞれに形成された半田バンプとを接合することにより、半導体チップ3に形成された回路と、配線基板2に形成された回路(伝送経路)とを、電気的に接続する。
次に、アンダフィル充填工程では、図4に示すように半導体チップ3と配線基板2の間には、アンダフィル樹脂(絶縁性樹脂)5が配置する。アンダフィル樹脂5は、半導体チップ3の表面3aと配線基板2の上面2aの間の空間を塞ぐように配置される。また、アンダフィル樹脂5は、絶縁性(非導電性)の材料(例えば樹脂材料)から成り、半導体チップ3と配線基板2の電気的接続部分(複数の突起電極3BPの接合部)を封止するように充填する。
なお、アンダフィル樹脂5の変形例として、図41に示す半導体チップ搭載工程の前に、半導体チップ3を搭載する予定領域であるチップ搭載領域上に、フィルム状、あるいはペースト状の絶縁材料(図示は省略)を予め塗布しておき、この絶縁材料上から半導体チップ3を押し付けて搭載する方式を適用することもできる。
次に、放熱板搭載工程では、図4に示すように半導体チップ3の裏面3bに放熱樹脂(接着材)7を塗布した後、放熱板準備工程で準備した放熱板6を貼り付ける。これにより放熱板6が半導体チップ3の裏面3b側に接着固定される。放熱板6を支持する支持枠8は、例えば、放熱板搭載工程の前に予め配線基板2上に接着固定しておくことができる。あるいは、放熱板6の周縁部に予め支持枠8を接着しておき、支持枠8の下面側に接着材を付着させた状態で、放熱板6および支持枠8を一括して搭載する事もできる。
次に、ボールマウント工程では、配線基板2の実装面である下面2b側に、複数の半田ボール4を取り付ける。本工程では、図16に示す絶縁層2e6から露出するランド2LD上に半田ボール4を配置して、リフロー処理(加熱して半田成分を溶融接合させた後、冷却する処理)を施すことにより半田ボール4を取り付けられる。
また、個片化工程を行う場合には、複数の製品形成領域を区画するダイシングライン(分割ライン)に沿って、多数個取りの配線基板を切断することにより、製品形成領域毎に個片化し、複数の半導体装置1を取得する。
その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
<その他の変形例>
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、第1の伝送速度で第1信号電流が流れる複数の伝送経路(第1伝送経路、低速伝送経路)と、上記第2の伝送速度よりも早い、第2の伝送速度で第2信号電流が流れる複数の伝送経路(第2伝送経路、高速伝送経路)とが混在する実施態様について説明した。しかし、変形例としては、全ての信号の伝送経路を高速伝送経路にする実施態様に適用することができる。この場合、例えば、図5に示す配線2d1aに接続される伝送経路に対して、図16を用いて説明した配線構造を適用することにより、配線2d1aに接続される伝送経路のノイズ耐性を向上させることができる。
また、例えば、上記実施の形態では、高速伝送経路の例として、例えば、10Gbps〜25Gbps程度の伝送速度で、差動信号が伝送される伝送経路を取り上げて説明したが、差動信号以外の方式により伝送する場合であっても、適用することができる。
また、例えば、上記実施の形態では、半導体チップ3の周囲に支持枠8を接着固定して放熱板6を支持する実施態様について説明したが、変形例として、図42に示す半導体装置1Aや、図43に示す半導体装置1Bのように、支持枠8(図3、図4参照)を設けない実施態様や、支持枠8と放熱板6を設けない実施態様に適用することもできる。図42および図43は、図4に対する変形例である半導体装置を示す断面図である。図42に示す半導体装置1Aや、図43に示す半導体装置1Bの場合、図4に示す支持枠8の影響により半導体チップ3の表面3a側に発生する応力を低減することができる。このため、温度サイクル負荷が印加された時に、半導体チップ3の表面3a側に印加されるストレスを、図4に示す半導体装置1と比較して低減できる。
また、例えば、上記実施の形態では種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。