TW586211B - Semiconductor device and electronic device - Google Patents

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TW586211B
TW586211B TW091123439A TW91123439A TW586211B TW 586211 B TW586211 B TW 586211B TW 091123439 A TW091123439 A TW 091123439A TW 91123439 A TW91123439 A TW 91123439A TW 586211 B TW586211 B TW 586211B
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semiconductor device
electrodes
semiconductor wafer
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TW091123439A
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Motoo Suwa
Yuichi Mabuchi
Atsushi Nakamura
Hideshi Fukumoto
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Hitachi Ltd
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Description

586211 ⑴ 玖、發明說明 (發明說明應i明：發顿屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【發明所屬之技術領域】 本發明係關於一種半導體裝置及電子裝置，主要是關^ 於一種利用於BGA(球格陣列）構造的半導體裝置和裝载、， 的電子裝置的電源供應技術有效的技術。 【習知技術】
JU 70成本案發明後的已知例調查方面，作為認為和本 案^明有關者的發明，報告特開平9-22977號（以下稱為·文 獻1)和ϋ日q τ 符開平1卜3 2 4 8 8 6號公報（以下稱為文獻2 )存在。文 獻1提+ u ^ BGA構造：交互配置信號焊墊、接地焊墊及電源 焊塾，伟道 文導線成為大致平行、大致相同長度，以減少雜訊 電碌、接地配線則在内部端子到外部端子之間集中，. 以減少& ^ 卜。P端子數。文獻2在晶片上使用再配線層形成平 面層，#田丁 1之用平面層統一配線，減低半導體晶片上的倒裝片 凸起數。 # 此外’作為對於設於上述半導體晶片的電源供應用電 才查减少& 外部電源端子的技術，有在DRAM等使用的由導線 架；f冓成、 χ的滙流條（bus bar)技術。此滙流條技術係在半導體 39 设置多數電源供應用焊墊，將各個利用焊線焊接於一 導線牟 上’減低外部電源端子數。即，利用上述導線架作 為電源配線一部分。 發明欢解決之課題】 半導體裝置將其裝載於封裝基板時，為了高速驅動附 加於仏iL· 甸出端子的比較大的寄生電容等負載，需要比較大的 586211 (2) I發明說明續頁 電流驅動能力。設有使這種大的電流流動的輸出電路時， 已知在輸出電路的電源端子會產生大的雜訊。為了使這種 大的雜訊產生減低，需要將電源阻抗壓低。此外，為了防 止在輸出電路產生的電源雜訊傳到其他電路’在半導體晶 片上分離輸出電路的電源供應線和輸入電路或内部電路 的電源供應線，與各個對應設置電源焊墊。 在B G A構造的封裝方面，可設置多數外部端子，關於和 設於上述半導體晶片的電源供應用焊墊一對一使其對應 而分配外部端子，不存在特別的問題意識。反過來說，藉 由和設於半導體晶片的電源供應用焊墊一對一使其對應 而分配外部端子，從封裝基板透過上述外部端子傳導電壓 到半導體晶片的各個電源供應用焊墊，利用成為上述雜訊 原因的寄生電感成分大幅減輕抑制雜訊產生，同時防止來 自輸出電路側的雜訊傳到内部電路或輸入電路就要優先。 例如從電源雜訊的觀點來看，使用如前述滙流條者雖 可減低外部端子數，但寄生電感反倒大幅增加。在DRAM 的封裝方面，焊線的電感成分為大約1 ηΗ程度。對此，導 線架的電感成分為4 ηΗ程度。例如假設對於1滙流條在半 導體晶片存在5個接地焊墊，則在焊線部分的合成電感可 減低到1 / 5 η Η，但因導線架以1個共用化，導線架的電感4 η Η照樣存在，而總電感不能改善成1 / 5 + 4 = 4.2 η Η。對此 ，與上述半導體晶片的接地焊墊一對一對應設有導線及外 部端子時，可縮小成（1 + 4)/5 = 1 ηΗ。 然而，隨著元件細微化進展，形成於一個半導體晶片 586211 S、V"V·· ' 、？v > ' ·、、 V 〆 ,_娜 的電路規模變大，隨此外部端子數也有增大的傾向。此外 -部端子數增大在半導體晶片側因元件細微化等而不太成 為問題，但在裝載其的封裝基板則與上述外部端子數增大 對應而需要使用大尺寸者，封裝基板的成本增大及半導體 裝置本身的尺寸也變大而產生成為妨礙電子裝置小型化 的主要原因的問題。前述文獻1或文獻2完全缺乏關於在電 源供應路徑的寄生電感成分的考慮，關於在輸出電路產生 的雜訊的考慮，解決前述電源雜訊問題的任何建議都未給 與。 本發明的目的在於提供一種一面抑制電源雜訊，一面 削減外部電源端子數的半導體裝置。本發明的其他目的在 於提供一種一面抑制電源雜訊，一面實現小型化的半導體 裝置。本發明的另外其他目的在於提供一種有效裝載旁路 電容器的電子裝置。本發明的前述及其他目的和新穎特徵 由說明書的記述及附圖當可明白。 【解決課題之手段】 茲簡單說明在本案所揭示的發明中具代表性者的概要 如下。即，具備封裝基板：在表面裝載具有輸出在内部電 路形成的信號的多數輸出電路，對於上述内部電路供應動 作電壓的第一電壓供應電極及對於上述多數輸出電路供 應動作電壓的多數第二電壓供應電極的半導體晶片，在背 面設置外部端子，具有多數配線層，在該封裝基板表面設 置一端連接於上述半導體晶片的上述第一電壓供應電極 的第一電極及一端分別連接於上述多數第二電壓供應電 586211 發明爹明身頁; \ 6、^私/»*<·〜N 从、 t t ft i、、\s、 (4) 極的多數第二電極；包含和上述表面配線層不同的配線層 將上述第二電極將各個共同連接的第一配線機構；連接上 述第一電極和設於上述背面的上述外部端子對應者的第 二配線機構；分別連接上述第一配線機構和設於上述背面 的集中於比上述第二電極少數的數目的外部端子多數的 多數第三配線機構。 茲簡單說明在本案所揭示的發明中具其他代表性者的 概要如下。即，具備封裝基板：在表面裝載具有供應動作 電壓的多數電源端子、供應電路的接地電位的多數接地端 子的半導體裝置，在背面設置旁路電容器，在該封裝基板 表面設置分別連接上述半導體裝置的上述多數電源端子 一端的多數第一電極；分別連接上述半導體裝置的上述多 數接地端子一端的多數第二電極；包含和形成上述第一電 極的配線層不同的配線層，共同連接上述第一電極的第一 配線機構及共同連接上述第二電極的第二配線構構；連接 上述第一配線機構和設於上述背面的集中於比上述第一 電極少數的數目的第三電極的第三配線機構及連接集中 於比上述第二電極少數的數目的第四電極的第四配線機 構，在上述第二電極和第四電極間設置旁路電容。 【發明之實施形態】 圖1顯示關於本發明的半導體裝置一實施例的方塊圖 。本實施例的半導體裝置用作倒裝片式（f 1 i p c h i p t y p e )的 BGA封裝，和一般半導體裝置的方塊圖不同，除了由半導 體晶片部構成的電子電路之外，也同時顯示PKG(封裝）部
586211 的配線部。 上述半導體晶片（Chip)部由核心（Core)電路1和I/O電路 2構成。核心電路1構成内部電路，由邏輯電路等構成。一 ^ 般而言，I/O電路2意味著輸出入電路，但本實施例的I/O % 電路2係指輸出電路。 上述PKG部包含PKG内部信號線3 :連接上述I/O電路2 和外部端子之間；及，電源供應系統：供應動作電壓給上 述内部電路1及上述I/O電路2。就上述電源供應系統而言 ，雖然不特別限制，但包含核心（Core)用電源平面（plane) 5 :對於内部電路1供應1 . 8 V的動作電壓；I/O用電源平面 4 :對於I/O電路分別供應3 . 3 V和2.5 V的動作電壓；及， GND用電源平面6 :供應電路的接地電位GND給上述内部 電路1和I/O電路2。 本實施例的半導體裝置作為電源，如上述，具有1 .8 V 核心電路用電源，3.3 V及2.5 V的I/O用電源。這些電源插 腳（piη)分別和接地的插腳GND成對。對本實施例的3.3 V 及2.5 V的I/O用電源端子不是如上述，必須供3.3 V和2.5 V的意思。例如半導體裝置在和以3 .3 V動作的其他半導體 裝置等之間進行資料授受時，可以供應3 .3 V給上述2.5 V 的端子，使全部的I/O電路動作作為3.3 V的介面電路，反 之在和以2.5 V動作的其他半導體裝置等之間進行資料授 受時，也可以供應2.5 V給上述3 .3 V的端子，使全部的I/O · 電路動作作為2.5 V的介面電路。 若如上述，先準備3 .3 V及2.5 V的兩種電源系統，則可
⑹ 與具有3.3V和2.5V的兩種介面的兩種半導體裝置組合而 構成系統之外，還可構成統一成3.3 V或2·5 v的系統，可 使半導體裝置的用途具有靈活性。 内部電路1為了元件細微化或低耗電化及動作高速化 最好以1 . 8 V之類的低電壓使其動作，但未必需要和上 述I/O電路2不同的電壓，即比I/O電路2的電源電壓降低 也可以供應和I/O電路2相同的電壓。但是，為了不受到1/〇 電 應 路2輸出動作時產生的雜訊影響’電源供應線及與其對 的電源焊墊及PKG内的配線（平面）或外部端子和與上 述 電 述 形 I/O電路2對應的電源供應路徑分開設置。 路1使用如上述的1 · 8 V之類的低電壓時， Ϊ/0電路2用的電源電壓3.3 V或2.5 V而以 成上述1·8 V之類的降壓電壓。 此外，在内部 也可以降低上 内部電源電路 圖2顯示關於本發明的BGA結構的半導艘裝置一實施例 的概略截面圖。半導體晶片將裝載基板（封裝基板）的一方 裝載於主面側。半導體裝置的外部端子配置於土封裝基板他 方的主面側（背面）。半導體晶片由所課的裸晶片（心ch⑻ 構成’具有可面安裝於封裝基板之類的多數凸起(bump) 電極。 雖然不特別限制，但半導體晶片按照需要，也可以由 如下的技術構成：稱為區域陣列墊（area UMy Μ。之類的 技術’即在完成元件及配線的半導體晶片上透過由聚醯亞 胺秘脂構成之類的絕緣膜形成可再配置墊（p a d)電極的配 線’在該配線形成墊電極。利用區域陣列墊技術，排列成 586211
⑺ 半導體晶片的作為外部端子的幾1 Ο μιη至1 Ο Ο μπι間距之類 的較小間距的墊電極變換成形成0.1 mm〜0.2 mm之類的直 · 徑且400 μιη〜6 00 μπι間距之類的較大間距的凸起電極排 ％ v 列0 ··
封裝基板具有由玻璃環氧樹脂或玻璃構成之類的絕緣 基板，形成於該絕緣基板上的由多層配線結構構成之類的 較細微内部配線，應與半導體晶片的凸起電極電氣結合的 多數焊盤（land)(連接電極）及多數外部端子。封裝基板更 理想是在半導體晶片裝載側的主面除了上述焊盤上之外 ，施以由有機光阻材料構成之類絕緣保護塗覆。 外部端子由透過形成於絕緣基板的孔電氣連接於内部 配線之類的凸起電極構成。對於半導體晶片的凸起電極形 成也可以稱為微凸起的較小尺寸、較小間距，封裝基板的 作為外部端子的凸起電極形成較大尺寸和較大間距。在封 裝基板上利用面安裝技術裝載上述半導體晶片。在被面安 裝的半導體晶片和封裝基板之間填充稱為所謂底層填料 (underfill)的保護材料。 在本實施例例示顯示一對電源供應路徑作為代表。半 導體晶片的接地電極及電源電極面安裝於封裝基板的接 地配線及電源配線（焊盤）。設於上述封裝體表面的接地配 線透過接觸孔（通路）連接於接地平面。同樣地，電源配線 也透過上述同樣的通路連接於以和上述接地平面不同的 配線層構成的電源平面。而且，分別透過上述接觸孔連接 該接地平面及電源平面和設於上述封裝基板背面的接地 -12- 586211 ⑻ 奋龟諫明續J； 插腳及作為電源插腳的凸起電極。 圖3顯示用作說明本發明的電源雜訊的等效電路圖。同 圖用作輸出電路的貫通電流模式。本實施例的半導體裝置 在電源電壓和電路的接地電位之間設置用作電源電壓穩 定化的旁路電容器，在輸出電路的輸出端子連接信號配線 ，作為負載（LOAD)的寄生電容存在於該處。 電源電壓在前述電源平面導體上被共同化，成為同電 位。從此導體平面通過如前述的封裝基板上的配線、晶片 電極及晶片内配線傳導動作電壓到半導體晶片的輸出電 路。同樣地，電路的接地電位也在前述接地平面導體上被 共同化、被同電位，從此導體平面通過如前述的封裝基板 上的配線、晶片電極及内部配線傳導到半導體晶片的輸出 電路。 在同圖中，201為在上述電源電壓供應路徑的寄生電感 成分，202為在上述電路的接地電位供應路徑的寄生電感 成分。因電流流到這些寄生電感而產生電源雜訊。在同圖 中，所謂貫通電流模式，係指輸出電路的輸入信號從低位 準變成高位準或從高位準變成低位準時，在CMOS輸出電 路，P通道型MOSFET和N通道型MOSFET同時成為接通狀 態而流到上述電源電壓和電路的接地電位之間的電流。 圖4顯示在上述貫通電流模式的在上述電源供應路徑 的有效電感特性圖。在同圖中，縱軸顯示電感成分，橫軸 顯示封裝體電源、接地端子對數。即，在同圖顯示設於前 述B G A封裝體背面的電源供應用用的凸起電極數和當時 586211 (9) 的有效電感的關係。 隨著將端子對如1到4對般地增加，電感成分降低。然 而，却顯示即使如5〜1 0對般地增加，再如2 0或3 0對般地 使其增加，電感成分也不太降低。即，顯示為了減低在如 前述的貫通電流模式的雜訊，使外部端子數那樣增加也沒 有意義。
圖5顯示用作說明本發明的電源雜訊的等效電路圖。同 圖用作輸出電路的負載充電模式。所謂負載充電模式，係 響應輸入信號從高位準到低位準的變化，考慮輸出電路的 輸出從低位準切換到高位準時的電流路徑的模式。成為產 生雜訊的原因的封裝體的有效電感成為電源側電感2 0 1。
圖6顯示在上述負載充電模式的在上述電源供應路徑 的有效電感特性圖。隨著將端子對如1到4對般地增加，電 感成分降低。然而，却顯示即使如5〜1 0對般地增加，再 如2 0或3 0對般地使其增加，電感成分也不太降低。即，顯 示為了減低在如前述的負載充電模式的雜訊，使外部端子 數那樣增加也沒有意義。 圖7顯示用作說明本發明的電源雜訊的等效電路圖。同 圖用作輸出電路的負載放電模式。所謂負載放電模式，係 響應輸入信號從低位準到高位準的變化，考慮輸出電路的 輸出從高位準切換到低位準時的電流路徑模式。成為產生 雜訊的原因的封裝體的有效電感成為接地電位側電感 202 ° 圖8顯示在上述負載放電模式的在上述電源供應路徑 -14- V- 586211 (10) 發:呀說明績買 的有效電感特性圖。隨著將端子對如1到4對般地增加，電 感成分降低，然而，却顯示即使如5〜1 0對般地增加，再 如2 0或3 0對般地使其增加，電感成分也不太降低。即，顯 、 示為了減低在如前述的負載充電模式的雜訊，使外部端子 .. 數那樣增加也沒有意義。 圖9顯示關於本發明的半導體裝置一實施例的概略背 面圖。在半導體裝1 0 1背面設置由如述前的凸起電極構成 的外部端子。本實施例係將供應電源電壓和接地電位給形 成於半導體晶片的前述輸出電路的電源插腳1 0 2和接地插 腳1 0 3對，雖然不特別限制，但在晶片四個邊的各個中央 部内側設置各2對，合計8對的電源插腳。即，如前述說明 ，若是4對以上，則成為雜訊原因的電感成分減少率極端 變小，所以作為不使外部端子數無用地增加的範圍，如上 述，設置8對。 又，如前述圖1的實施例，就電源插腳而言，除了如前 述的I /〇電路用的電源之外，也設置内部電路（核心）用的 電源插腳，但在這電源供應路徑產生雜訊少，所以在同圖 省略。即，内部電路在多數閘電路進行開關動作，但全體 來看時的電流可大致看作直流電流。因此，即使内部電路 的電源路徑的電感成分比前述I/O電路的電源路徑的電感 成分大，該處也只是如上述可看作直流電流之類的電流流 動，所以不成為雜訊產生的原因。 在LSI(大型積體電路）之類的半導體裝置方面，LSI消耗 電流變動和封裝體因電感而產生的電位變動，即電源雜訊 586211 (li) I聋轉說明:赛焉、: 成為LSI錯誤動作的原因。因此，習知BGA封裝體的電源 系統設計被設計成壓低封裝體本身的電感。即，和設於半 導體晶片的電源系統。焊墊大致一對一對應而設置電源端、 子。此結果，在B G A封裝體也有全部凸起電極中電源電壓.. 及接地端子亦佔有約三成的製品。 在期望電子零件小型化及封裝高密度化之中，正存在 不能忽視上述B G A封裝體所佔的電源、接地端子數。於是 ，本案發明者將電源系統的上述電感就貫通電流模式。負 載充電模式及負載放電模式的各個加以詳細檢討’得到在 若最低也有4對則大致沒有問題的程度，可抑制有效電感 成分的解答。 例如在構成如前述圖1所示的微處理器CPU的半導體裝 置方面，半導體晶片側的墊數（電極）為信號用3 3 0、接地 用70、核心用電源8，2.5 V的I/O用電源22、3 .3 V的I/O 用電源2 7的合計4 5 7插腳。對此，B G A側的凸起電極（外部 端子）數因適用本案發明而為最外周2 8插腳四列繞轉的 3 8 4插腳。其中可構成：信號用3 3 0插腳、接地集中1 6、核 心用電源8、2.5 V的I /〇用電源集中4、3 . 3 V的I / Ο用電源 也集中6插腳、其他NC插腳。插腳間距1 mm時，封裝體尺 寸可小型化到約2 9 m m □。 附帶一提，如習知B G A封裝體，若形成將凸起電極數設 置為半導體晶片焊墊（電極）數的4 5 7個的結構，則四列繞 Λ 轉時，成為最外周3 3插腳，1 m m間距時，封裝體尺寸成 為約3 4 m m □。即，藉由一面維持同等性能，一面使用本 586211 (12) 丨發S謂績頁 發明的技術，可收縮約5 m m的封裝體尺寸。 電流以密度j (r)流到某導體時，儲存於包含此導體的空 間的磁能Em成為下式（1): 【式1】 ，勞卜· (此I*表示體積積分）
圖1 0顯示用作說明本發明的電流路徑的說明圖。如同 圖所示，有以任意角度分離的電流路①和②時，式（1)可如 式（2 )，分成起因於電流路①的成分、起因於電流路②的成 分及電流路①-②間的相互作用成分。 【式2】 £wi=ii-JJ个:·气_)·Γι •…電流路①的磁場能量、 五m2 ==会J]〗(丨?) j汽」_办2办2丨·_，電流路②的磁場能量卜 五mu〗(丨y 电私’…電流路①②的相互能量 同量的電流I流到電流路①及②時，從磁場能量由上述式 (2 )表示，各個的電感以下式（3 )表示： 【式3】 從 Em= Lxlxl， -17- 586211
Λ
J (13) LI = if.JJ.1!^^xldr.d^…電流路①的電感 12 =…電流路②的電感 4；TJ I *2 -Γ21| ^ί\2-ff^—άτλάν^…1電流路①②的相互電感 4;rJJ |η -r2，| 此處，i 1、i 2分別表示電流路①、②的單位方向向量。 圖1 1顯示用作說明本發明的電流路徑說明圖。同圖顯 示電流路①和②的角度Θ作為1 )，Θ = 9 0 °的情況，作為2) ，Θ < 9 0。的情況，作為3 )，9 0。< Θ < 2 7 0。的情況。 1)的Θ = 9 0 °的情況’電流路①的方向向量i (r 1)和電流路 ②的方向向量i(r2)的内積經常成為零（0)。即，有下式（4) 的關係： i⑷·ί(ι^) = 0
猎此，起因於電流路①的電感L 1和起因於電流路②的電 感L 2成為相互獨立。即，相互電感Μ 1 2成為0。由此，總 電感成為式（5): 【式5】 T LX-L2 L 二- L1 + JL2 2)的Θ < 9 0 °的情況，電流路①的方向向量i (r 1 )和電流路 ②的方向向量i(r2)的内積經常成為>0。由此，相互電感 M12成為正，總電感成為式（6): -18- 586211 (14) I發槳斌f緣頁 【式6】 r LbL2 L=-—+M12 LUL2 ，， 3 )的9 0。< Θ < 2 7 0。的情況，電流路①的方向向量i (r 1 )、 和電流路②的方向向量i (r 2)的内積經常成為< 0。由此， 相互電感Μ 1 2成為負，總電感成為式（7): 【式7】 L = LVL1 U+L2
由式（7 )，比Θ = 9 0 °的情況，電感減少。但是，因電流 路間的距離離開而Μ 1 2小。
歸納以上，在BGA封裝體，如0。->90。~>180。— 270。設置 電源插腳到4對時，在9 0 °及2 7 0。，電流路間的相互電感不 存在，在1 8 0 °因電流路間的距離離開而Μ 1 2可看作0，所 以與設置的插腳數成比例而電感逐漸減少。若插腳數超過 4對，則角度Θ成為< 9 0。的電流路存在，所以因相互電感 而電感的減少不與插腳數成比例。 圖1 2至圖1 5顯示關於本發明的封裝基板一實施例的配 線圖案圖。本實施例與前述圖1所示的半導體裝置對應。 圖12顯示裝載半導體晶片的第一層，圖13顯示形GND (接 地）平面的第二層，圖1 4顯示形成電源平面的第三層，圖 1 5顯示設置凸起電極的背面（第四層）的各圖案。 在圖1 2顯示圖1的PKG内部信號3的圖案，連接於半導體 晶片的各信號端子的信號線大致放射狀地向封裝基板周 -19- 586211 (15) I發明弟$績頁 邊部延伸。在圖1 3將全面作為接地GND用的平面。電路的 接地電位對於前述1.8V、2.5V或3.3V的電源電壓定為相 同的0 V，所以以一個平面形成。因此，同圖所示的圖案 顯示如通孔等不連接於接地電位的其他配線圖案。
在圖14為了如前述供應1.8V、2.5V及3.3V的三種電源 電壓，由與這些各電壓1.8V、2.5V及3.3V的各個對應的 三個電源平面構成。内部電路用的電源1 . 8 V包含與裝載 晶片的位置對應的中心部和從該處向8方向延伸的配線圖 案。I/O電路用的2.5 V用的電源平面設於右上部，I/O電 路用的3 .3 V用的電源平面從一半向左上部設置。
如前述圖1 3，接地平面設於全面，所以與前述圖1 4的 電源平面對應而設於圖1 5的1 . 8 V的凸起電極合併接地插 腳設置8對。同樣地，2.5 V的凸起電極與2.5 V的平面對 應而大致均等地設置4對，3 . 3 V的凸起電極與3 . 3 V的平 面對應而大致均等地設置6對。此外，信號線的一部分設 於背面。即，利用背面形成不能形成於圖1 2的信號線。
在本實施例，外部端子如圖1 5所示，對於半導體晶片 的配置只設於外周部。因此，核心用的電源也需要從外周 插腳取得，所以如圖1 4的第三層圖案所示，利用核心用電 源圖案分割I/O用電源圖案。此外，I/O用電源圖案也以大 致2 : 1的比例分割成3 . 3 V用和2.5 V用。 為了供應希望電壓給半導體晶片的全部I/O用電源插腳 ，在被分割的一區域需要至少一對I/O用電源/接地插腳， 但考慮如上述被分割，由本發明的解析結果，為了使電感 -20- 586211 釋變_ (16) 減低，在各區最低也有2插腳程度I/O用電源插腳就夠了。
圖1 6顯示用作說明本發明的測定結果圖。同圖係為了 就LSI調查電源極限程度，使I/O用電源電壓和動作頻率變 化，確認LSI動作的實驗結果例。關於此LSI，I/O用電源 電壓的3·3 V是代表（Typical)值。
a)為起始狀態。係有3 1對電源、接地插腳的情況，b) 為將同一裝置的電源、接地插腳削除到4對時的測定結果 。a)的情況，例如I/O用電源電壓2.7 V時，動作頻率從1 1 0 兆赫變成1 1 2.5兆赫時，測試圖案通不過。即，在圖左上 的區域測試不合格，在其他區域測試合格。 削除此裝置的I/O用電源插腳，只留4對，進行同樣測試 的結果為b)。比較a)和b)，顯示測試合格區域和測試不合 格區域的境界線無變化。由此顯示，即使削除I/O用電源 插腳數，在電源極限亦無變化，從實際測量結果也確認可 削減電源插腳數。
圖1 7至圖2 0顯示關於本發明的封裝基板其他一實施例 的配線圖案圖。本實施例與前述圖1所示的半導體裝置對 應。圖1 7顯示裝載半導體晶片的第一層，圖1 8顯示形成 GND(接地）平面的第二層，圖19顯示形成電源平面的第三 層，圖20顯示設置凸起電極的背面（第四層）的各圖案。凸 起電極的各電源插腳和前述圖1 5同樣。
本實施例顯示在封裝體背面中央部追加中心插腳的情 況。本實施例在中心插腳設置核心用電源插腳及與其成對 的接地插腳。因此，核心用電源（1 . 8 V)可從上述中心插 -21 - 586211 mmm： Vs's ； V'^)' '、'二 s s ί 腳供應，所以圖1 9的第三層的I/O用電源平面無需利用核 心用電源圖案分割。上述中心插腳最好只包含核心用電源 插腳及與其成對的接地插腳。 ~ 圖2 1顯示關於本發明的B G Α結構的半導體裝置其他一 · 實施例的概略截面圖。半導體晶片將封裝基板的一方裝載 於主面側。半導體裝置的外部端子配置於封裝基板他方的 主面側（背面）。半導體晶片的電極和基板封裝體的電極為 焊線所連接。即，用作導線接合式的B G A封裝體。封裝基 板側除了設置上述焊線的部分之外，和前述圖2的實施例 同樣，所以省略其說明。 圖2 2顯示上述焊接一實施例的圖案圖。半導體晶片的 電極和封裝基板的電極按照如同圖所示的圖案，為焊線所 連接。 圖2 3至圖2 6顯示與上述圖2 2的實施例對應的封裝基板 一實施例的配線圖案圖。圖2 3顯示裝載半導體晶片的第一 層，圖24顯示形成GND(接地）平面的第二層，圖25顯示形 成電源平面的第三層，圖2 6顯示設置凸起電極的背面 (第四層）的各圖案。凸起電極的各電源插腳和前述圖1 5 同樣。 本實施例的半導體晶片上的焊墊數及B G A側的插腳數 和前述圖的實施例相同。由本實施例顯示，亦可適用於導 線接合式的L S I。 圖2 7顯示關於本發明的B G A結構的半導體裝置另外其 他一實施例的概略戴面圖。本實施例的半導體裝置用作多 -22- (18) (18) 586211 簡幾，、續頁: 片組件（Multi Chip Module) 0 此多片 έ ^方組件係將稱為裸晶片 (bare chip)之類的明顯形成小型形能 土〜怨的多數半導體晶片 形成一個封裝體形態的半導體裝置。 雖然不特別限制，但兩個半導辦曰 ♦體日日片702將封裝基板的 一方裝載於主面側。半導體裝7〇丨 J y「。卩端子（凸起電極） 709、710配置於封裝基板他方的主面側(背面）。半導體晶 片702的電極和基板封裝體的電極7〇4為焊線7〇3所連：S: 即，由導線接合式的GBA封裝體所構成。 圖28顯示上述圖27所示的半導體裝置一實施例的上面 圖。圖29顯示上述圖27所示的半導體裝置一實施例的背面 圖。在圖28及圖29例示顯示供應動作電壓給輸出電路（ι/〇 電路）的電源系統作為代表。 士圖2 8所示，在半導體晶片7 〇 2的各個，電源/接地插腳 因在四個邊分別各兩對的兩個半導體晶體7 〇 2而有合計8 對’對其如圖2 9所示，外部端子的電源/接地插腳集中成4 對。在本實施例，上述輸出電路形成3 ·3 V或2.5 v之類的 一種電源電壓，但如前述實施例，準備兩種時，則與各個 對應而使其增加。但是，使其集中成比設於半導體晶片7 〇 2 的電源供應用電極少。如本實施例，即使具有最大電源/ 接地對數的晶片的電源/接地插腳數的一半以下，亦可得 到本發明的雜訊減低效果。 圖3 0顯示將由本發明得到的半導體裝置裝載於封裝基 板時的一實施例的概略截面圖。在封裝基板表面裝載前述 B G A封裝體的L S I，連接於形成於封裝基板的配線。其中 -23 - 586211 (19) 發明說明續頁 ，就電源路徑而言，和前述封裝基板同樣，在内部設置 GND平面和電源平面，和LSI對應的電源插腳連接。本實 施例使上述GND平面和電源居中，設置使其集中於封裝基 板背面側的電源端子，在該處連接用作電源穩定化的旁路 電容器（by pass condenser) 〇
圖3 1顯示上述封裝基板表面部一實施例的圖案圖。在 同圖中，以〇所示的電極為和前述凸起電極連接的連接端 (BGA接受焊盤），還有構成信號線或電源線的配線延伸。 圖3 2顯示封裝基板背面部一實施例的圖案圖。如本實 施例，若在封裝基板背面側將電源接地對集中於少數，則 可在一對電源/接地對設置1個旁路電容器。因此，可形成 和電源/接地對數同數的少數旁路電容器的封裝。 由上述實施例得到的作用效果如下述：
(1)藉由具備封裝基板：在表面裝載具有輸出在内部電路 形成的信號的多數輸出電路，對於上述内部電路供應動作 電壓的第一電壓供應電極及對於上述多數輸出電路供應 動作電壓的多數第二電壓供應電極的半導體晶片，在背面 設置外部端子，具有多數配線層，在該封裝基板表面設置 一端連接於上述半導體晶片的上述第一電壓供應電極的 第一電極及一端分別連接於上述多數第二電壓供應電極 的多數第二電極；包含和上述表面配線層不同的配線層將 上述第二電極將各個共同連接的第一配線機構；連接上述 第一電極和設於上述背面的上述外部端子對應者的第二 配線機構；分別連接上述第一配線機構和設於上述背面的 -24- 586211 (20) I _㈣頁 集中於比上述第二電極少數的數目的外部端子多數的多 -數第三配線機構，可得到下述效果：可得到一面抑制電源 雜訊，一面削減外部電源端子數或實現小型化的半導體裝 置。 (2) 除了上述之外，再加上藉由設置包含和在上述封裝基 板形成上述第一及第二電極的配線層不同的配線層，對於 上述半導體晶片的内部電路及多數輸出電路共同給與電 路的接地電位的第四配線機構及透過這些第四配線機構 連接的多數外部端子，可得到下述效果：可以簡單結構配 置上述電源用端子和成對的接地端子。 (3) 除了上述之外，再加上藉由以集中於比上述第二電極 少數的數目為4以上，使這些4以上的外部端子分散配置於 將在上述背面形成外部端子的區域4等分的區域，可得到 下述效果：可一面減低電源雜訊，一面有效減少外部端子 數。 (4) 除了上述之外，再加上藉由電氣分離將上述第二電極 將各個共同連接的第一配線機構而分割成2以上的組，對 於各組可從外部端子供應不同的動作電壓，可得到下述效 果：可得到用作靈活系統結構的半導體裝置。 (5) 除了上述之外，再加上藉由將上述半導體晶片和上述 封裝基板對應的電極彼此的連接形成倒裝片（flip chip)結 構，可得到下述效果：可小型化。 (6) 除了上述之外，再加上藉由將上述半導體晶片和上述 封裝基板對應的電極彼此的連接形成導線接合（wire -25 - 586211 (21) I發明說、_、頁'、 bonding)結構，可得到下述效果：可簡單進行組合。 (7) 除了上述之外，再加上藉由在與裝載上述半導體晶片 的位置對應的背面内側設置供應動作電壓給上述内部電 路的外部端子，在與裝載上述半導體晶片的位置對應的背 面外側設置供應動作電壓給上述輸出電路的外部端子及 信號輸入或輸出用的外部端子，可得到下述效果：沒有輸 出電路用的電源平面分離，可使有效電感減低。 (8) 除了上述之外，再加上藉由以上述半導體晶片為2以 上，可得到下述效果：可實現高性能的半導體裝置或系統 的小型4匕。 (9) 藉由具備封裝基板：在表面裝載具有供應動作電壓的 多數電源端子、供應電路的接地電位的多數接地端子的半 導體裝置’在背面設置旁路電容器’在該封裝基板表面設 置分別連接上述半導體裝置的上述多數電源端子一端的 多數第一電極；分別連接上述半導體裝置的上述多數接地 端子一端的多數第二電極；包含和形成上述第一電極的配 線層不同的配線層，共同連接上述第一電極的第一配線機 構及共同連接上述第二電極的第二配線機構；連接上述第 一配線機構和設於上述背面的集中於比上述第一電極少 數的數目的第三電極的第三配線機構及連接集中於比上 述第二電極少數的數目的第四電極的第四配線機構；在上 述第三電極和第四電極間設置旁路電容器，可有效得到下 述效果：可有效裝載旁路電容器。 以上，根據實施例具體說明由本發明者所完成的發明 -26- 586211 (22) I 赚 ，但本案發明並不限於前述實施例，當然可在不脫離其要 旨的範圍各種變更。例如在前述圖1 4，核心用的電壓1 . 8 V 如前述，大致只是直流電流流動，所以若使端子削減優先夂 則亦可削減到2個程度。I/O用的電源可以是一種，也可以 、 使其增加到三種以上。構成上述封裝基板的材料可採取各 種實施形態。多片結構的半導體裝置也可以是在封裝基板 上裝載第一半導體晶片，在其上裝載第二半導體晶片的結 構者。此外，亦可適用於外部端子和晶片表面在於同方向 的空腔向下（c a v i t y d 〇 w η)式的B G A封裝體。本發明可廣泛 利用作為半導體裝置及電子裝置。 【發明之效果】 茲簡簟說明在本案所揭示的發明中由具代表性者得到 的效果如下。藉由具備封裝基板：在表面裝載具有輸出在 内部電路形成的信號的多數輸出電路，對於上述内部電路 供應動作電壓的第一電壓供應電極及對於上述多數輸出 電路供應動作電壓的多數第二電壓供應電極的半導體晶 片，在背面設置外部端子，具有多數配線層，在該封裝基 板表面設置一端連接於上述半導體晶片的上述第一電壓 供應電極的第一電極及一端分別連接於上述多數第二電 壓供應電極的多數第二電極；包含和上述表面配線層不同 的配線層將上述第二電極將各個共同連接的第一配線機 ~ 構；連接上述第一電極和設於上述背面的上述外部端子對 · 應者的第二配線機構；分別連接上述第一配線機構和設於 上述背面的集中於比上述第二電極少數的數目的外部端 -27- 586211 (23) 番艰說嗎續頁、 V / 子多數的多數第三配線機構，可得到一面抑制電源雜訊’ 一面削減外部電源端子數或實現小型化的半導體裝置。 【附圖之簡單說明】 圖1為顯示關於木發明的半導體裝置一實施例的方塊 圖。 圖2為顯示關於本發明的B G Α結構的半導體裝置一實施 例的概略截面圖。 圖3為用作說明本發明的電源雜訊的等效電路圖。 圖4為在上述圖3的貫通電流核式的在上述電源供應路 徑的有效電感特性圖。 圖5為用作說明本發明的電源雜訊的等效電路圖。 圖6為在圖5的負載充電模式的在上述電源供應路徑的 有效電感特性圖。 圖7為用作說明本發明的電源雜訊的等效電路圖。 圖8為在圖7的負載放電模式的在上述電源供應路徑的 有效電感特性圖。 圖9為顯示關於本發明的半導體裝置一實施例的概略 背面圖。 圖1 0為用作說明本發明的電流路徑說明圖。 圖1 1為用作說明本發明的電流路徑說明圖。 圖1 2為顯示關於本發明的封裝基板第一層（表面）一實 施例的配線圖案圖。 圖1 3為顯示關於本發明的封裝基板第二層一實施例的 配線圖案圖。 -28- 586211 (24) I發明說：、明續頁: 圖1 4為顯示關於本發明的封裝基板第三層一實施例的 配線圖案圖。 圖1 5為顯示關於本發明的封裝基板第四層（背面）一實 、 施例的配線圖案圖。 、, 圖16(a)-16(b)為用說明本發明的半導體裝置的測定結 果圖。
圖1 7為顯示關於本發明的封裝基板第一層（表面）其他 一實施例的配線圖案圖。 圖1 8為顯示關於本發明的封裝基板第二層其他一實施 例的配線圖案圖。 圖1 9為顯示關於本發明的封裝基板第三層其他一實施 例的配線圖案圖。 圖2 0為顯示關於本發明的封裝基板第四層（背面）其他 一實施例的配線圖案圖。 圖2 1為顯示關於本發明的B G A結構的半導體裝置其他 一實施例的概略截面圖。
圖2 2為顯示圖2 1的焊線一實施例的圖案圖。 圖2 3為顯示與圖2 2的實施例對應的封裝基板第一層（表 面）一實施例的配線圖案圖。 圖2 4為顯示與圖2 2的實施例對應的封裝基板第二層一 實施例的配線圖案圖。 圖2 5為顯示與圖2 2的實施例對應的封裝基板第三層一 實施例的配線圖案圖。 圖2 6為顯示與圖2 2的實施例對應的封裝基板第四層（背 -29-

Claims (1)

  1. 586211 第091123439號專利申請案 卞年冬月1½修 中文申請專利範圍替換本(93年3月） 拾、申請專利範圍 L 一種半導體裝置，其特徵在於： 具備封裝基板：裝載半導體晶片，具有多數外部端 子和連接於其的多數配線層， 上述半導體晶片具備 内部電路； 夕數輸出電路··輸出在上述内部電路形成的信號； 第 電壓供應電極：對於上述内部電路供應動作電 壓；及 夕數第二電壓供應電極：對於上述多數輸出電路供 應動作電壓， 上述封裝基板具備 第—電極：設於上述半導體晶片的裝載面，一端連 接於上述半導體晶片的上述第一電壓供應電極； 夕數第二電極：設於上述半導體晶片的裝載面，一 知刀別連接於上述半導體晶片的上述多數第二電壓供 應電極； 第—配線機構：包含和形成上述第一及第二電極的 配線層不同的配線層將上述第二電極將各個共同連接； 第二配線機構：連接上述第一電極和上述外部端子 對應者；及 隹夕數第三配線機構：分別連接上述第一配線機構和 卞中於比上述第二電極少數的數目的外部端子多數者。 2· 一種半導體裝置，其特徵在於：
    586211 具備封裝基板：在表面裝載半導體晶片，在背面具 有設置外部端子的多數配線層， 上述半導體晶片具備 内部電路； 多數輸出電路：輸出在上述内部電路形成的信號； 第一電壓供應電極：對於上述内部電路供應動作電 壓；及 多數第二電壓供應電極：對於上述多數輸出電路供 應動作電壓， 上述封裝基板具備 苐一電極·設於裝載上述半導體晶片的基板表面’ 一端連接於上述半導體晶片的上述第一電壓供應電極； 多數第二電極：設於裝載上述半導體晶片的基板表 面，一端分別連接於上述半導體晶片的上述多數第二 電壓供應電極； 第一配線機構：包含和形成上述第一及第二電極的 配線層不同的配線層將上述第二電極將各個共同連接； 第二配線機構：連接上述第一電極和設於上述背面 的上述外部端子對應者；及， 多數第三配線機構：分別連接上述第一配線機構和 設於上述背面的集中於比上述第二電極少數的數目的 外部端子多數者。 3.如申請專利範圍第1或2項之半導體裝置，其中在上述 封裝基板包含和形成上述第一及第二電極的配線層不 -2-
    586211 同的配線層，具備第四配線機構：對於上述半導體晶 片的内部電路及多數輸出電路共同給與電路的接地電 位；及，多數外部端子：透過這些第四配線機構連 接。 4. 如申請專利範圍第1項之半導體裝置，其中集中於比上 述第二電極少數的數目為4以上，這些4以上的外部端 子分散配置於將在上述背面形成外部端子的區域4等 分的區域。 5. 如申請專利範圍第4項之半導體裝置，其中將上述第二 電極各個共同連接的第一配線機構電氣分離而分割成 2以上的組，對於各組可從外部端子供應不同的動作電 壓。 6. 如申請專利範圍第5項之半導體裝置，其中上述半導體 晶片和上述封裝基板對應的電極彼此的連接形成倒裝 片結構。 7. 如申請專利範圍第5項之半導體裝置，其中上述半導體 晶片和上述封裝基板對應的電極彼此的連接形成導線 接合結構。 8. 如申請專利範圍第6項之半導體裝置，其中在與裝載上 述半導體晶片的位置對應的背面内側設置供應動作電 壓給上述内部電路的外部端子，在與裝載上述半導體 晶片的位置對應的背面外側設置供應動作電壓給上述 輸出電路的外部端子及信號輸入或輸出用的外部端子
    586211 9·如申請專利範圍第2項之半導體裝置，其中上述半導體 晶片由2以上構成。 10·如申請專利範圍第9項之半導體裝置，其中上述2以上 的半導體晶片分別裝載於上述封裝基板上的表面。 11. 如申請專利範圍第1 0項之半導體裝置，其中上述外部 端子為格陣列式。 12. —種電子裝置，其特徵在於： 具備半導體裝置：及，封裝基板：在表面裝載上述 半導體裝置，在背面設置旁路電容器， 上述半導體裝置具備 多數電源端子：供應動作電壓；及 多數接地端子：供應電路的接地電位， 上述封裝基板具備 多數第一電極：設於裝載上述半導體裝置的基板表 面，分別連接上述半導體裝置的上述多數電源端子一 端； 多數第二電極：設於裝載上述半導體裝置的基板表 面，分別連接上述半導體裝置的上述多數接地端子一 端； 第一配線機構：包含和形成上述第一電極的配線層 不同的配線層，共同連接上述第一電極； 第二配線機構：包含和形成上述第二電極的配線層 不同的配線層，共同連接上述第二電極； 第三配線機構：連接上述第一配線機構和設於上述
    586211 背面的集中於比上述第一電極少數的數目的第三電極； 第四配線機構：連接上述第二配線機構和設於上述 背面的集中於比上述第二電極少數的數目的第四電極 :及， 旁路電容器··設於上述第三電極和第四電極間者。 13·如申請專利範圍第1 2項之電子裝置，其中上述半導體 裝置的外部端子為格陣列式。 586211 第091123439號專利申請案 年\>月3>日修正^£^^ 中文圖式修正頁(92年12月） 拾壹、圖式
    供應U V 電源 303 304 305
    圖2 586211 Η 修正fiUEIWt
    312 m (Hfi)^^
    圖4 -2- 586211 0. (¾)^^
    Loci/η 10 封裝艟電源/接地端子對數 0.01 100 586211 年
    a i 310 313
    312 7 (¾¾¾
    10 封裝體電源/接地端子對數 100 586211 υΌσΌΙΡΌΌΌΌΌΟΌΌΌΌΌΌΌΌΌΌΌΌδ ρ 〇ΌσαΌΌΌΌΌΌΌΌ0ΌιρΌΌΌΌΌΌΌΌΌ<0 Q ΟΟΟΟΌΌΌΌΌΌΌΌΌΌ^υΌΌΌΌΌΌΌΌΌϋ ρ ΟΟΟΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΌΟΌΟ, §ΌΌ ΌΌΌΌ σΌαΌ ΌσΌσ ΌαΌσ ΌΌΌΌ ΌΌασ ΌΌΌσ ΌσσΌ ΌαΌΌ ΟΌσΌ ΌΌΌΌ ΌΌΌΌ ΌσΌΌ ΌσαΌ σσσσ ΌΌΌΌ σσσσ αΌαΌ ΌΌΌΌ ΡΌαα
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745944B2 (en) 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
CN109036483A (zh) * 2017-06-08 2018-12-18 爱思开海力士有限公司 半导体装置和系统
CN111584463A (zh) * 2019-02-19 2020-08-25 颀邦科技股份有限公司 具有立体电感的半导体结构及其制造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW571375B (en) * 2002-11-13 2004-01-11 Advanced Semiconductor Eng Semiconductor package structure with ground and method for manufacturing thereof
TW571410B (en) * 2002-12-24 2004-01-11 Via Tech Inc BGA package with the same power ballout assignment for wire bonding packaging and flip chip packaging
TWI229401B (en) * 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
US7183786B2 (en) * 2003-03-04 2007-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Modifying a semiconductor device to provide electrical parameter monitoring
US6992387B2 (en) * 2003-06-23 2006-01-31 Intel Corporation Capacitor-related systems for addressing package/motherboard resonance
US7279796B2 (en) * 2003-08-08 2007-10-09 Intel Corporation Microelectronic die having a thermoelectric module
JP4195883B2 (ja) * 2004-02-04 2008-12-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層モジュール
JP3999759B2 (ja) * 2004-04-02 2007-10-31 富士通株式会社 基板及び電子機器
JP4647243B2 (ja) * 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4552524B2 (ja) * 2004-06-10 2010-09-29 パナソニック株式会社 複合型電子部品
TWI237380B (en) * 2004-11-19 2005-08-01 Advanced Semiconductor Eng Build-up via for suppressing simultaneous switching noise
JP4640950B2 (ja) * 2005-05-16 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US7250673B2 (en) * 2005-06-06 2007-07-31 Triquint Semiconductor, Inc. Signal isolation in a package substrate
US7701052B2 (en) * 2005-10-21 2010-04-20 E. I. Du Pont De Nemours And Company Power core devices
US8063480B2 (en) 2006-02-28 2011-11-22 Canon Kabushiki Kaisha Printed board and semiconductor integrated circuit
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
JP2009111138A (ja) * 2007-10-30 2009-05-21 Mitsubishi Electric Corp 半導体集積回路パッケージ及び回路基板
JP2009231891A (ja) * 2008-03-19 2009-10-08 Nec Electronics Corp 半導体装置
US8717093B2 (en) * 2010-01-08 2014-05-06 Mindspeed Technologies, Inc. System on chip power management through package configuration
JP2011187662A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法
KR20130007602A (ko) * 2010-03-18 2013-01-18 모사이드 테크놀로지스 인코퍼레이티드 오프셋 다이 스태킹의 멀티-칩 패키지 및 그 제조 방법
KR101232645B1 (ko) * 2010-12-21 2013-02-13 한국과학기술원 전원 핀을 포함하는 3차원 집적 회로 및 3차원 집적 회로의 전원 핀 배치 방법
CN109616485B (zh) * 2012-06-22 2024-08-27 株式会社尼康 基板、拍摄单元及拍摄装置
JP6207422B2 (ja) * 2014-02-19 2017-10-04 ルネサスエレクトロニクス株式会社 電子装置
JP6631114B2 (ja) * 2015-09-17 2020-01-15 富士電機株式会社 半導体装置及び半導体装置の計測方法
JP7226899B2 (ja) * 2018-04-27 2023-02-21 ラピスセミコンダクタ株式会社 電子機器及び配線基板
JP7110073B2 (ja) 2018-11-26 2022-08-01 株式会社東芝 集積回路及びそれを備えた電子回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2716005B2 (ja) 1995-07-04 1998-02-18 日本電気株式会社 ワイヤボンド型半導体装置
JPH09148478A (ja) * 1995-11-21 1997-06-06 Hitachi Ltd 半導体集積回路装置
JPH09223758A (ja) * 1996-02-19 1997-08-26 Hitachi Ltd 半導体装置
US5672911A (en) * 1996-05-30 1997-09-30 Lsi Logic Corporation Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package
JPH1134886A (ja) 1997-07-16 1999-02-09 Toyoda Mach Works Ltd 操舵装置
US6396136B2 (en) * 1998-12-31 2002-05-28 Texas Instruments Incorporated Ball grid package with multiple power/ground planes
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
JP3745176B2 (ja) * 1999-11-10 2006-02-15 キヤノン株式会社 プリント配線板

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745944B2 (en) 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
US8319332B2 (en) 2005-08-31 2012-11-27 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
US8703599B2 (en) 2005-08-31 2014-04-22 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
CN109036483A (zh) * 2017-06-08 2018-12-18 爱思开海力士有限公司 半导体装置和系统
US11380676B2 (en) 2017-06-08 2022-07-05 SK Hynix Inc. Semiconductor apparatus and system
CN109036483B (zh) * 2017-06-08 2022-09-20 爱思开海力士有限公司 半导体装置和系统
CN111584463A (zh) * 2019-02-19 2020-08-25 颀邦科技股份有限公司 具有立体电感的半导体结构及其制造方法

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