KR20230058607A - 금속 절연체 금속(mim) 커패시터 - Google Patents
금속 절연체 금속(mim) 커패시터 Download PDFInfo
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Abstract
금속 절연체 금속 커패시터가 설명된다. 예에서, 커패시터는 제1 전극 플레이트 및 제1 전극 플레이트 상의 제1 커패시터 유전체를 포함한다. 제2 전극 플레이트가 제1 커패시터 유전체 상에 있으며 제1 전극 플레이트 위에 있고 이와 평행하며, 제2 커패시터 유전체가 제2 전극 플레이트 상에 있다. 제3 전극 플레이트가 제2 커패시터 유전체 상에 있으며 제2 전극 플레이트 위에 있고 이와 평행하며, 제3 커패시터 유전체가 제3 전극 플레이트 상에 있다. 제4 전극 플레이트가 제3 커패시터 유전체 상에 있으며 제3 전극 플레이트 위에 있고 이와 평행하다. 다른 예에서, 커패시터는 제1 전극과, 제1 전극 상의 커패시터 유전체 및 커패시터 유전체 상의 제2 전극을 포함한다. 커패시터 유전체는 복수의 교번하는 제1 유전체층 및 제2 유전체층을 포함한다.
Description
관련 출원에 대한 상호 참조
본 출원은 2020년 8월 31일에 출원된 "금속 절연체 금속(metal insulator metal: MIM) 커패시터"라는 명칭의 미국 가출원 제63/072,822호의 이익을 주장하고, 2020년 8월 31일에 출원된 "금속 절연체 금속(MIM) 커패시터용 나노라미네이트 유전체"라는 명칭의 미국 가출원 제63/072,814호의 이익을 주장하며, 전체 내용은 본 명세서에 참조로 포함된다.
본 개시의 실시예는 진보된 집적 회로 구조물 제조, 특히, 금속 절연체 금속(MIM) 커패시터의 분야에 속한다.
지난 수십 년 동안, 집적 회로의 피쳐(features)의 스케일링은 지속적으로 성장하는 반도체 산업을 지탱하는 원동력이었다. 피쳐를 더 작게 축소할수록 반도체 칩의 제한된 공간에서 기능성 유닛의 밀도를 높일 수 있다. 예를 들어, 트랜지스터의 크기를 줄이면 칩 상에 더 많은 개수의 메모리 또는 로직 디바이스를 통합할 수 있으므로 용량이 증가된 제품을 제조할 수 있다. 그러나, 더 큰 용량을 추구하는 것에 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화해야 할 필요성이 점점 더 커지고 있다.
통상적이고 현재 알려진 제조 프로세스의 가변성은 점점 더 작아지는 노드로 제조 프로세스를 더 확장할 가능성을 제한할 수 있다. 결과적으로, 미래의 기술 노드에 필요한 기능적 구성요소의 제조는 새로운 방법론의 도입을 요구할 수 있거나 또는 현재의 제조 프로세스에 또는 현재의 제조 프로세스 대신에 새로운 기술의 통합을 요구할 수 있다.
도 1은 MIM 디커플링 커패시터를 비아 상호연결 스택에 통합하는 것을 나타내는 기본 개략도를 도시한다.
도 2는 본 개시의 실시예에 따른, 3-플레이트 대 4 또는 5-플레이트 MIM 커패시터 스택의 비교 단면을 도시한다.
도 3a는 본 개시의 실시예에 따라, 3 및 5-플레이트 MIM 사이에서 5배의 정규화된 커패시턴스 증가를 나타내는 가변성 차트를 포함한다.
도 3b는 본 개시의 실시예에 따라, 이전의 3-플레이트 MIM 대 4 및 5-플레이트 MIM 방식을 사용하는 다양한 가능한 구성을 비교하는 개략도이다.
도 3c는 본 개시의 실시예에 따라, 5-플레이트 MIM과 비교하여 3-플레이트 MIM에서 MIM 전극 플레이트에 대한 비아 연결의 개략도이다.
도 3d는 본 개시의 실시예에 따라, 총 MIM 커패시턴스를 추가할 때 유효 제품 주파수 개선을 보여주는 플롯이다.
도 4는 전통적인 MIM 유전체 스택의 개략적인 구조이다.
도 5a는 본 개시의 실시예에 따라, 로우 K 물질이 제거되고 HiK 물질의 나노스케일 주기적 어레이가 사용되는 커패시터의 단면도를 도시한다.
도 5b는 본 개시의 실시예에 따른, HiK/LowK 초격자의 개략도이다.
도 6은 본 개시의 실시예에 따른, 유효 IDV 개선 대 캡 값을 나타내는 플롯이다.
도 7은 본 개시의 실시예에 따라, 금속 라인 조성 및 피치를 상이한 금속 라인 조성 및 더 작은 피치를 갖는 2개의 금속화 층 위에 갖는 4개의 금속화 층을 구비한 집적 회로 구조물의 단면도를 도시한다.
도 8은 본 개시의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 9는 본 개시의 하나 이상의 실시예를 포함하는 인터포저를 도시한다.
도 10은 본 개시의 실시예에 따른, 본 명세서에 기재된 하나 이상의 프로세스에 따라 제조되거나 본 명세서에 기재된 하나 이상의 특징을 포함하는 IC를 사용하는 모바일 컴퓨팅 플랫폼의 입체도이다.
도 11은 본 개시의 실시예에 따른, 플립-칩 장착 다이의 단면도를 도시한다.
도 2는 본 개시의 실시예에 따른, 3-플레이트 대 4 또는 5-플레이트 MIM 커패시터 스택의 비교 단면을 도시한다.
도 3a는 본 개시의 실시예에 따라, 3 및 5-플레이트 MIM 사이에서 5배의 정규화된 커패시턴스 증가를 나타내는 가변성 차트를 포함한다.
도 3b는 본 개시의 실시예에 따라, 이전의 3-플레이트 MIM 대 4 및 5-플레이트 MIM 방식을 사용하는 다양한 가능한 구성을 비교하는 개략도이다.
도 3c는 본 개시의 실시예에 따라, 5-플레이트 MIM과 비교하여 3-플레이트 MIM에서 MIM 전극 플레이트에 대한 비아 연결의 개략도이다.
도 3d는 본 개시의 실시예에 따라, 총 MIM 커패시턴스를 추가할 때 유효 제품 주파수 개선을 보여주는 플롯이다.
도 4는 전통적인 MIM 유전체 스택의 개략적인 구조이다.
도 5a는 본 개시의 실시예에 따라, 로우 K 물질이 제거되고 HiK 물질의 나노스케일 주기적 어레이가 사용되는 커패시터의 단면도를 도시한다.
도 5b는 본 개시의 실시예에 따른, HiK/LowK 초격자의 개략도이다.
도 6은 본 개시의 실시예에 따른, 유효 IDV 개선 대 캡 값을 나타내는 플롯이다.
도 7은 본 개시의 실시예에 따라, 금속 라인 조성 및 피치를 상이한 금속 라인 조성 및 더 작은 피치를 갖는 2개의 금속화 층 위에 갖는 4개의 금속화 층을 구비한 집적 회로 구조물의 단면도를 도시한다.
도 8은 본 개시의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 9는 본 개시의 하나 이상의 실시예를 포함하는 인터포저를 도시한다.
도 10은 본 개시의 실시예에 따른, 본 명세서에 기재된 하나 이상의 프로세스에 따라 제조되거나 본 명세서에 기재된 하나 이상의 특징을 포함하는 IC를 사용하는 모바일 컴퓨팅 플랫폼의 입체도이다.
도 11은 본 개시의 실시예에 따른, 플립-칩 장착 다이의 단면도를 도시한다.
금속 절연체 금속(MIM) 커패시터가 설명된다. 다음 설명에서는, 본 개시의 실시예의 완전한 이해를 제공하기 위해 특정 통합 및 물질 체계와 같은 수많은 특정 세부사항이 설명된다. 당업자에게는 본 개시의 실시예가 이러한 특정 세부사항 없이 실시될 수 있음이 명백할 것이다. 다른 예에서, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징은 본 개시의 실시예를 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예는 예시적인 표현이며 반드시 축척에 맞게 그려진 것은 아님이 이해되어야 한다.
다음의 상세한 설명은 기본적으로 예시적일 뿐이며, 청구대상의 실시예 또는 이러한 실시예의 적용 및 사용을 제한하고자 하는 것이 아니다. 본 명세서에 사용될 때, "예시적인"이라는 단어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미한다. 본 명세서에서 예시적인 것으로 설명된 임의의 구현은 반드시 다른 구현보다 바람직하거나 유리한 것으로 해석되어서는 안 된다. 또한, 선행 기술 분야, 배경, 간략한 요약 또는 다음의 상세한 설명에 제시된 어떠한 명시적 또는 묵시적 이론에도 구속될 의도는 없다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 언급을 포함한다. "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 지칭하는 것은 아니다. 특정 특징, 구조 또는 특성은 본 개시와 일치하는 임의의 적절한 방식으로 조합될 수 있다.
용어 - 다음 단락은 본 개시(첨부된 청구범위를 포함함)에서 발견되는 용어에 대한 정의 또는 맥락을 제공한다:
"포함하는" - 이 용어는 개방형이다. 첨부된 청구범위에 사용될 때, 이 용어는 추가 구조 또는 동작을 배제하지 않는다.
"~하도록 구성되는" - 다양한 유닛 또는 구성요소는 작업 또는 작업들을 수행"하도록 구성되는" 것으로 설명되거나 주장될 수 있다. 이러한 맥락에서, "~하도록 구성되는"은 유닛 또는 구성요소가 동작 중에 해당 작업 또는 작업들을 수행하는 구조를 포함하는 것을 나타냄으로써 구조를 내포하는 데 사용된다. 이와 같이, 유닛 또는 구성요소는 지정된 유닛 또는 구성요소가 현재 동작 상태가 아닌 경우(예컨대, 켜져 있지 않거나 활성 상태가 아님)에도 작업을 수행하도록 구성된다고 할 수 있다. 유닛, 회로 또는 구성요소가 하나 이상의 작업을 수행"하도록 구성되는" 것을 기재하는 것은 해당 유닛 또는 구성요소에 대해 35 U.S.C.§112의 제6항을 호출하지 않도록 명시적으로 의도된 것이다.
"제1", "제2" 등 - 본 명세서에서 사용될 때, 이러한 용어는 뒤에 오는 명사에 대한 레이블로 사용되며 임의의 유형의 순서(예컨대, 공간적, 시간적, 논리적 등)를 암시하지 않는다.
"결합되는" - 다음 설명은 함께 "결합되는" 요소 또는 노드 또는 특징을 언급한다. 본 명세서에 사용될 때, 달리 명시적으로 언급되지 않는 한, "결합되는"은 하나의 요소 또는 노드 또는 특징이 다른 요소 또는 노드 또는 특징에 직접 또는 간접적으로 연결되는(또는 이와 직접 또는 간접적으로 통신하는) 것을 의미하며, 반드시 기계적으로 연결되는 것은 아니다.
또한, 소정의 용어는 다음 설명에서 참조의 목적으로만 사용될 수 있으며, 따라서 제한하려는 것이 아니다. 예를 들어, "상부", "하부", "위" 및 "아래"와 같은 용어는 참조가 이루어지는 도면에서의 방향을 지칭한다. "전면", "후면", "후방", "측면", "외측" 및 "내측"과 같은 용어는 일관성 있지만 임의적인 기준 프레임 내에서 구성요소의 부분들의 방향 또는 위치 또는 둘 다를 설명하는데, 이는 논의 중인 구성요소를 설명하는 텍스트 및 관련 도면을 참조함으로써 명확해진다. 이러한 용어는 위에서 구체적으로 언급된 단어, 그 파생어 및 유사한 의미의 단어를 포함할 수 있다.
"억제한다" - 본 명세서에서 사용될 때, 억제한다는 감소 또는 최소화하는 효과를 설명하는 데 사용된다. 구성요소 또는 특징이 행동, 거동 또는 조건을 금지하는 것으로 설명될 때, 이는 결과 또는 결실 또는 장래의 상태를 완전히 방지할 수 있다. 또한, "억제한다"는 그렇지 않으면 발생할 수 있는 결실, 성과 또는 효과의 감소 또는 완화를 의미할 수도 있다. 따라서, 구성요소, 요소 또는 특징이 결과 또는 상태를 억제하는 것으로 언급될 때, 이는 결과 또는 상태를 완전히 방지하거나 제거할 필요는 없다.
본 명세서에 설명된 실시예는 FEOL(front-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. FEOL은 개별 디바이스(예컨대, 트랜지스터, 커패시터, 저항기 등)가 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 상호접속 층의 증착까지(그러나 이를 포함하지는 않음) 모든 것을 커버한다. 마지막 FEOL 동작 후, 그 결과는 전형적으로 절연된 트랜지스터를 갖는(예컨대, 어떠한 와이어도 없는) 웨이퍼이다.
본 명세서에 설명된 실시예는 BEOL(back-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. BEOL은 개별 디바이스(예컨대, 트랜지스터, 커패시터, 저항기 등)가 웨이퍼 상의 배선(예컨대, 금속화 층 또는 층들)과 상호연결되는 IC 제조의 제2 부분이다. BEOL은 칩-패키지 연결을 위한 콘택트, 절연층(유전체), 금속 레벨, 및 본딩 사이트를 포함한다. 제조 단계 콘택트(패드)의 BEOL 부분에서, 상호연결 와이어, 비아 및 유전체 구조가 형성된다. 최신 IC 프로세스의 경우, BEOL에 10개 초과의 금속 층이 추가될 수 있다.
후술하는 실시예는 FEOL 처리 및 구조, BEOL 처리 및 구조, 또는 FEOL과 BEOL의 처리 및 구조 모두에 적용될 수 있다. 특히, FEOL 처리 시나리오를 사용하여 예시적인 처리 방식이 설명될 수 있지만, 이러한 접근 방식은 BEOL 처리에도 적용될 수 있다. 마찬가지로, 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 설명될 수 있지만, 이러한 접근 방식은 FEOL 처리에도 적용될 수 있다.
본 개시의 하나 이상의 실시예에 따르면, 금속 절연체 금속(MIM) 커패시터가 설명된다. 하나 이상의 실시예는 개선된 MIM 커패시턴스 및 신뢰성을 위한 나노라미네이트 유전체에 관한 것이다. 신뢰도 사양을 충족시키면서 MIM 커패시터의 커패시턴스를 증가시키는 실시예가 구현될 수 있다.
제1 양상에서, 하나 이상의 실시예는 최종 디바이스의 신뢰성을 손상시키지 않으면서 업계 최고의 MIM 용량 밀도를 제공하기 위해 스케일링 가능하고 구성 가능한 병렬 플레이트 커패시터 계층화 방식의 사용에 관한 것이다. 이러한 스케일링 방법은 영역에 영향을 주지 않고 캡 밀도를 높이는 데 사용될 수 있으며 추가 설계 오버헤드 없이 기존에 설계된 레이아웃을 향상시킬 수 있다. MIM 커패시턴스를 높이면 성능이 크게 향상된다.
진보한 트랜지스터 스케일링에는 진보하고 안정적인 전력 전달 방법이 필요하다. 디커플링 커패시터는 임피던스 및 전력 공급 잡음을 최소화하는 데 사용된다. 이것은 아래에 설명된 도 1에 도시된 것처럼 상호연결 스택에 금속 절연체 금속(MIM) 커패시터를 통합하여 과거에 활용되었다. 이러한 MIM 커패시터의 전체 총 커패시턴스가 높으면 트랜지스터에 대한 전압 드룹(voltage droop) 및 전류 리플을 보다 효과적으로 완화하여 최종 디바이스의 전체 성능을 향상시킬 수 있다.
도 1은 MIM 디커플링 커패시터를 비아 상호연결 스택에 통합하는 것을 나타내는 기본 개략도를 도시한다. 도 1을 참조하면, 집적 회로 구조물(100)은 하부 플레이트(102), 하이-k 유전체층(104) 및 상부 플레이트(106)를 갖는 MIM 커패시터를 포함한다. MIM 커패시터는 패시베이션 물질(108) 내에 통합된다. 금속층(110)은 MIM 커패시터 아래에 있다. MIM 접촉 비아(112)는 MIM 커패시터 및 금속층(110)과 접촉한다. 특히, 우측의 MIM 접촉 비아(112)는 하부 플레이트(102)와 접촉하고, 좌측의 MIM 접촉 비아(112)는 상부 플레이트(106)와 접촉한다.
이전 기술에서는 관련 트랜지스터를 보호하기 위해 로우 커패시턴스 3-플레이트 MIM 커패시터 구조물을 활용했다. 본 개시와 관련하여 향상된 총 커패시턴스의 추가가 개선된 디바이스 성능으로 전환될 수 있다는 것이 발견되었다.
본 개시의 하나 이상의 실시예에 따르면, 총 MIM 캡 밀도는 스케일링 가능하고 구성 가능한 병렬 플레이트 커패시터 계층화 방식을 사용하여 증가되며, 여기서 병렬식의 전극 플레이트/커패시터의 총 개수는 총 3개 내지 4개 또는 5개로 증가한다. 상당한 MIM 커패시턴스 증가를 달성하기 위해 저위험 방법론을 제공하기 위한 실시예가 구현될 수 있으며, 이는 물질 개발 및 통합 스택 추가 모두를 통해 상당한 성능 증가를 가져온다. 일 실시예에서, 조합은 균등한 트랜지스터 성능에서 500% 이상의 커패시턴스 증가 및 1GHz 이상의 개선을 가져온다.
실시예는 유효 커패시터 영역을 증가시킴으로써 다이 영역의 단위당 커패시턴스를 상당히 증가(5배 이상)시키도록 구현될 수 있다. 이는 필요에 따라 디바이스의 최종 커패시턴스를 조정하기 위해 여러 배열로 구성될 수 있는 MIM 커패시터의 추가를 통해 달성될 수 있다. 실시예는 플레이트의 총 수를 증가시킴으로써 증가된 총 커패시턴스(5배)를 포함할 수 있다(예를 들어, 이전 기술은 총 MIM 커패시턴스를 공급하기 위해 3개의 플레이트와 병렬로 교대로 사용되는 2개의 하이-k 유전체층이 사용되었던 3-플레이트 MIM 구성에 의존함). 본 명세서에 기술된 실시예에서, 하나 또는 둘(또는 그 이상)의 추가 전극/커패시터 쌍이 스택에 병렬로 추가된다. 이 접근 방식은 이전 기술과 동일한 풋프린트에서 예를 들어, 5배의 총 커패시턴스 증가를 허용하도록 구현될 수 있다.
도 2는 본 개시의 일 실시예에 따른, 3-플레이트 대 4 또는 5-플레이트 MIM 커패시터 스택의 비교 단면을 도시한다. 도 2에는 3-플레이트 MIM(200A), 4-플레이트 MIM(200B) 및 5판 MIM(200C) 커패시터의 단면이 포함된다. 아래에 설명된 도 3a의 가변성 플롯은 2개의 추가 플레이트를 병렬로 추가하여 달성된 총 커패시턴스 증가를 보여준다.
본 개시의 실시예에 따른, 도 2의 4-플레이트 커패시터(200B)를 참조하면, 금속 절연체 금속(MIM) 커패시터는 제1 전극 플레이트 및 제1 전극 플레이트 상의 제1 커패시터 유전체를 포함한다. 제2 전극 플레이트는 제1 커패시터 유전체 상에 있으며 제1 전극 플레이트 위에 이와 평행한 부분을 갖고, 제2 커패시터 유전체는 제2 전극 플레이트 상에 있다. 제3 전극 플레이트는 제2 커패시터 유전체 상에 있으며 제2 전극 플레이트 위에 이와 평행한 부분을 갖고, 제3 커패시터 유전체는 제3 전극 플레이트 상에 있다. 제4 전극 플레이트는 제3 커패시터 유전체 상에 있고 제3 전극판 위에 이와 평행한 부분을 갖는다.
본 발명의 일 실시예에 따른, 도 2의 5-플레이트 커패시터(200C)를 참조하면, 금속 절연체 금속(MIM) 커패시터는 제4 전극 플레이트 상의 제4 커패시터 유전체 및 제4 커패시터 유전체 상의 제5 전극 플레이트를 더 포함하며, 제5 전극 플레이트는 제4 전극 플레이트 위에 이와 평행한 부분을 갖는다.
실시예에서, 제1, 제2 및 제3 커패시터 유전체(및, 5-플레이트의 경우, 제4 커패시터 유전체)는 하이-k 물질을 포함한다. 예를 들어, 일 실시예에서, 커패시터 유전체는 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같지만 이에 제한되지 않는 물질로 구성된다. 일 실시예에서, 제1, 제2, 제3 및 제4 전극 플레이트(및 5-플레이트의 경우, 제5 전극 플레이트)는 금속 질화물(TiN 또는 TaN), 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물과 같지만 이에 제한되지 않는 금속층으로 구성된다.
일 실시예에서, 제1, 제2, 제3 및 제4 전극판(및 5-플레이트의 경우 제5 전극판)은 로우-k 유전체층과 같은 단일 유전체층에 포함된다. 이러한 일 실시예에서, 단일 유전체층은 BEOL(back end of line) 금속화 구조물에 포함된다. BEOL 금속화 구조물은 복수의 집적 회로 디바이스 위에 있을 수 있다.
몇몇 실시예에 따르면, 총 커패시턴스를 조정하는 것은 최종 사용 요구에 기초한다. 이전 MIM 구조물은 2개의 서로 다른 전압 전위와 공통 접지를 사용했다. 3-플레이트 MIM 전극 구성은 개별 플레이트를 사용하여 접지(GND), 고전압(HV) 및 저전압(LV) 바이어스를 병렬로 공급한다. 본 명세서에 설명된 실시예에서, 추가 MIM 플레이트는 GND 또는 특정 전압 공급부에 병렬로 연결되어 추가 저전압 또는 고전압 가능 커패시턴스를 제공한다. 이는 특정 구현에 대한 사용 사례를 기반으로 최종 디바이스의 향상된 유연성을 제공할 수 있다.
도 3a는 본 개시의 일 실시예에 따라, 3 및 5-플레이트 MIM 사이에서 5배의 정규화된 커패시턴스 증가를 나타내는 가변성 차트(300)를 포함한다.
도 3b는 본 개시의 실시예에 따라, 3-플레이트 MIM 대 4 또는 5-플레이트 MIM 방식을 사용하는 다양한 가능한 구성을 비교하는 개략도(320)이다. 도 3b는 이 방식에서 활용될 수 있는 몇 가지 가능한 구성과 비교하여 이전 기술 구성을 보여준다. 3 플레이트 구조의 경우, 단일 구성은 HV 커패시터 위의 LV 커패시터를 포함한다. 4 플레이트 구조의 경우, 제1 구성(구성 1)은 HV 커패시터 위의 제2 LV 커패시터 위의 제1 LV 커패시터를 포함한다. 제2 구성(구성 2)은 제2 HV 커패시터 위의 제1 HV 커패시터 위의 LV 커패시터를 포함한다. 5 플레이트 구조의 경우, 제1 구성(구성 1)은 HV 커패시터 위의 제3 LV 커패시터 위의 제2 LV 커패시터 위의 제1 LV 커패시터를 포함한다. 제2 구성(구성 2)은 제3 HV 커패시터 위의 제2 HV 커패시터 위의 제1 HV 커패시터 위의 LV 커패시터를 포함한다. 제3 구성(구성 3)은 제2 HV 커패시터 위의 제1 HV 커패시터 위의 제2 LV 커패시터 위의 제1 LV 커패시터를 포함한다.
몇몇 실시예에 따르면, 5-플레이트 MIM 제조를 가능하게 하기 위해 비아 개스킷화 및 추가적인 플레이트 층 합성이 구현된다. MIM 커패시터는 회로 연결을 위해 하나 또는 복수의 플레이트가 단일 비아에 연결될 수 있는 다양한 구성으로 배선될 수 있다. 이러한 구현은 통합 프로세스 수율이 설계된 커패시터 플레이트 연결에 관계없이 각 비아에 대해 동일한 에칭 스택을 갖게 하도록 유리할 수 있다. 본 개시의 하나 이상의 실시예에서, 각각의 비아는 모든 비아가 동일한 에칭 스택을 갖도록 설계된 연결 방식을 보완하기 위해 추가된 "개스킷"이라고 하는 합성 더미 플레이트 특징부를 갖는다. 도 5는 모든 비아가 4개의 전극 플레이트를 관통하는 5-플레이트 MIM 구성을 가능하게 하는 데 필요한 개스킷화 방식을 자세히 보여준다. 아래에 제공된 표 1도 전극 연결 및 개스킷화 모두에 대한 5-플레이트 MIM 합성 흐름을 자세히 설명한다. 이 접근 방식은 본 예에서 보여지는 것 이상으로 추가적인 플레이트를 추가하기 위해 적용될 수 있음을 이해해야 한다.
도 3c는 본 개시의 일 실시예에 따라, 5-플레이트 MIM(350)과 비교하여 3-플레이트 MIM(340)에서 MIM 전극 플레이트에 대한 비아 연결의 개략도이다. 3-플레이트 MIM(340)은 2개의 개스킷을 가진 비연결 비아, 1개의 연결된 개스킷 및 1개의 개스킷을 가진 HV 비아, 1개의 연결된 개스킷 및 1개의 개스킷을 가진 LV 비아, 1개의 연결된 개스킷 및 1개의 개스킷을 가진 접지 비아 및 2개의 연결된 개스킷을 가진 LV 비아를 포함한다. 5-플레이트 MIM(350)은 4개의 개스킷을 가진 비연결 비아, 1개의 연결된 개스킷 및 3개의 개스킷을 가진 HV 비아, 2개의 연결된 개스킷 및 2개의 개스킷을 가진 LV 비아, 2개의 연결된 개스킷 및 2개의 개스킷을 가진 접지 비아 및 3개의 연결된 개스킷 및 1개의 개스킷을 가진 LV 비아를 포함한다. 두 경우 모두 동일한 수의 MIM 플레이트를 통해 모든 비아가 에칭된다.
표 1은 5 플레이트 MIM 방식에서 찾을 수 있는 가능한 전극 플레이트 구성을 자세히 설명한다.
| 인출된 커패시터 | 바이어스 | TV0 인출된 연결 | 합성 연결 | 개스킷화 | 비아 에칭 (총 플레이트) |
| 플레이트1/2 | GND | 플레이트2+플레이트3 | 플레이트4+플레이트5 | 없음 | 4 |
| + | 플레이트1 | 없음 | 플레이트2+플레이트4+플레이트5 | 4 | |
| 플레이트2/3 | + | 플레이트3 | 플레이트5 | 플레이트1+플레이트4 | 4 |
| GND | 플레이트1+플레이트2 | 플레이트4 | 플레이트5 | 4 | |
| 플레이트1/2/3 | + | 플레이트1+플레이트3 | 플레이트5 | 플레이트4 | 4 |
| GND | 플레이트2 | 플레이트4 | 플레이트1+ 플레이트5 | 4 | |
| 플레이트 없음 | N/A | 없음 | 없음 | 플레이트1+플레이트2+ 플레이트4+플레이트5 | 4 |
실시예에서, 최종 디바이스 성능에 대한 총 MIM 커패시턴스 효과는 도 3d에 도시된 바와 같이 실험적으로 연구되었다. 도 3d는 본 개시의 실시예에 따라, 총 MIM 커패시턴스를 추가할 때 유효 제품 주파수 개선을 나타내는 플롯(360)이다. 데이터는 실험적으로 수집되었다. 총 MIM 커패시턴스를 3배 이상 증가시킴으로써, 제품 주파수가 약 20% 증가한다. 이는 총 MIM 커패시턴스가 5배 증가한 MIM 아키텍처의 이점을 예시한다.
제2 양상에서, 나노라미네이트 유전체를 포함하는 (MIM) 커패시터가 기술된다. 맥락을 제공하기 위해, 커패시턴스 및 항복(breakdown)은 항복을 돕기 위해 더 높은 밴드갭 물질(일반적으로 훨씬 더 낮은 유전율)의 1-2개 층과 함께 두꺼운 고유전율 층을 사용하여 최적화된다. 더 낮은 유전율 층은 전형적으로 전극 인터페이스에 위치하지만, 다른 구현이 이용되었다. 그러나, 전압 항복에 대한 신뢰성 요구사항을 충족하는 것과 동시에 매우 높은 커패시턴스를 달성하는 것은 어려울 수 있다.
본 개시의 실시예에 따르면, 접근 방식은 Vmax로 측정된 신뢰성 사양을 충족시키면서 동일한 누설 레벨에서 전체적으로 더 높은 커패시턴스를 갖는 복합 필름 스택을 얻기 위해 교번하는 다양한 하이-k 물질 또는 하이-k 및 넓은 밴드갭 유리 형성 물질의 층들을 증착하는 것을 수반한다. 나노라미네이트 구조는 높은 유전율을 달성하기 위해 단거리 질서를 허용하지만 반강유전성 또는 강유전성 동작으로 인해 불안정한 커패시턴스 특성을 초래할 수 있는 유전체 항복 경로 및 장거리 질서의 형성을 억제한다.
본 명세서에 기술된 실시예를 구현하는 이점은 MIM 커패시터에서 더 높은 유전율 및 더 높은 항복 전압 및 큰 전하 저장을 촉진하는 것을 포함할 수 있다. 커패시턴스가 더 높은 MIM 구조는 전력 전달의 저하를 보상하고 외부 전기 잡음원을 완화한다. 그 결과 트랜지스터의 Vmin이 낮아져 실질적으로 더 높은 작동 주파수 및/또는 더 낮은 전력에서 작동하는 데 사용될 수 있다.
추가 맥락을 제공하기 위해, 전형적인 MIM 유전체 스택은 유전체 항복을 돕기 위한 개별 로우-k 물질 및 인가된 필드에서 더 높은 분극을 제공하기 위한 하이-k 물질로 구성된다(아래 도 4 설명 참조). 본 명세서에 개시된 실시예는 향상된 특성을 얻기 위해 나노스케일 라미네이트의 사용을 포함한다. 두 가지 기본 방식이 이용된다. 첫 번째는 주기적인 초격자로 배열된 개별 나노층(예컨대, 일반적으로, 1A-20A 두께)이 있는 2개의 상이한 Hi-K 물질을 사용하는 것을 포함한다(아래 도 5a 설명 참조). 개별적으로, 총 스택 두께는 Hi-K 물질의 결정화 및 입계 형성에 의해 제한될 수 있다. 격자 구조로 인해, 수직(즉, 전기장) 방향의 질서가 주기적으로 중단되어 이 방향으로의 결정화를 억제하고 전기적 항복에 대한 저항을 제공한다. 로우-k 물질이 완전히 제거되었기 때문에, 스택의 커패시턴스는 전형적으로 관찰되는 것보다 훨씬 높을 수 있다. 두 번째 구현은 하이-k 및 로우-k(그러나 높은 밴드갭) 물질의 나노라미네이트를 사용한다. 로우-k 층의 두께와 수는 커패시턴스와 항복 특성 모두를 변화시킨다. 가장 얇은 층은 원자 단층보다 작을 수 있어서 전체 유전체의 결정화 및 유전체 항복을 여전히 억제하면서 음의 커패시턴스 영향을 최소화한다. 이 두 번째 경우는 아래에 설명된 도 5b에 도시된다. 아래에 설명된 도 6은 유효 트랜지스터 주파수가 MIM 커패시턴스의 함수로서 스케일링될 수 있는 방법을 보여준다. 최적화를 통해 더 증가할 가능성과 함께, 산업 표준에 비해 2배 이상의 커패시턴스의 개선을 제공하도록 실시예가 구현될 수 있다.
도 4는 로우-k 층(402) 상의 하이-k 층(404) 상의 상부 로우-k 층(406)을 포함하는 전통적인 MIM 유전체 스택(400)의 개략적인 구조이다. 로우-k 층(402 및 406)은 도시된 바와 같이 전형적으로 전극에 위치하지만, 몇몇 구현에서는 스택의 중간에도 위치할 수 있다.
도 5a는 본 개시의 실시예에 따라, 로우-k 물질이 제거되고 하이-K 물질의 나노스케일 주기적 어레이가 사용되는 커패시터(500)의 단면도를 도시한다. 커패시터(500)는 교번하는 제1 하이-k 층(502) 및 제2 하이-k 층(504)을 포함한다. 결과적인 커패시터는 훨씬 더 높은 커패시턴스 및 허용가능한 유전체 항복 특성을 제공할 수 있다.
도 5b는 본 개시의 실시예에 따른, 하이-k/로우-k 초격자(520)의 개략도이다. 커패시터(520)는 교번하는 상대적으로 두꺼운 하이-k 층(522) 및 상대적으로 얇은 로우-k 층(524)을 포함한다. 일 실시예에서, 상대적인 하이-k 대 로우-k 두께는 도시된 바와 같다. 도 6은 본 개시의 실시예에 따른, 하이-K/로우-K 초격자(520)에 대한 유효 IDV 개선 대 캡 값을 나타내는 플롯(600)이다.
도 5a 및 5b를 다시 참조하면, 금속 절연체 금속(MIM) 커패시터는 제1 전극, 제1 전극 상의 커패시터 유전체, 및 커패시터 유전체 상의 제2 전극을 포함한다. 커패시터 유전체는 복수의 교번하는 제1 유전체층 및 제2 유전체층을 포함하고, 여기서 제1 유전체층은 하이-k 유전체층이다.
예를 들어, 일 실시예에서, 제1 유전층은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합와 같은 물질과 같지만 이에 제한되지 않는 물질로 구성된다. 일 실시예에서, 제1 전극 및 제2 전극은 금속 질화물(TiN 또는 TaN), 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 구리 또는 전도성 금속 산화물과 같지만 이에 제한되지 않는 금속층으로 구성된다.
구체적으로 도 5a를 참조하면, 실시예에서, 제2 유전체층은 전술한 목록에서 선택되지만 제1 유전체층과 다른 조성을 갖는 하이-k 유전체층이다. 일 실시예에서, 제1 유전체층 및 제2 유전체층 각각은 1-20 나노미터 범위의 두께를 갖는다.
구체적으로 도 5b를 참조하면, 실시예에서, 제2 유전체층은 로우-k 유전체층이다. 그러한 일 실시예에서, 각각의 제2 유전체층은 로우-k 유전체 물질의 단층보다 얇은 두께를 갖는다. 일 실시예에서, 로우-k 유전체층은 실리콘 산화물(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소 도핑된 실리콘 산화물로 구성된다.
또 다른 양상에서, 집적 회로의 BEOL(back end of line) 층은 일반적으로 비아 위의 금속 라인 또는 다른 상호연결부를 비아 아래의 금속 라인 또는 다른 상호연결부에 전기적으로 연결하기 위해 당해 기술에서 비아로 알려진 전기 전도성 마이크로전자 구조물을 포함한다. 본 개시의 하나 이상의 실시예에 따르면, 전술한 바와 같은 금속 절연체 금속(MIM) 커패시터는 집적 회로의 BEOL 구조물에 포함될 수 있다.
예시적이지만 비제한적인 BEOL 구조물로서, 도 7은 본 개시의 실시예에 따라, 금속 라인 조성 및 피치를 갖는 4개의 금속화 층을 상이한 금속 라인 조성 및 더 작은 피치를 갖는 2개의 금속화 층 위에 갖는 집적 회로 구조물의 단면도를 도시한다. 전술한 실시예에 따른 금속 절연체 금속(MIM) 커패시터는 도 7과 관련하여 후술되는 집적 회로 구조물의 하나 이상의 층에 통합될 수 있음을 이해해야 한다.
도 7을 참조하면, 집적 회로 구조물(700)은 기판(701) 위의 제1 층간 유전체(ILD) 층(702) 내에 있고 이에 의해 이격된 복수의 제1 전도성 상호연결 라인(704)을 포함한다. 복수의 제1 전도성 상호연결 라인(704)의 각각의 제1 전도성 상호연결 라인은 제1 전도성 충진 물질(708)의 측벽 및 하부를 따라 제1 전도성 장벽 물질(706)을 포함한다. 복수의 제1 전도성 상호연결 라인(704)의 각각의 제1 전도성 상호연결 라인은 제1 방향(798)(예를 들어, 페이지 안팎으로)을 따른다.
복수의 제2 전도성 상호연결 라인(714)은 제1 ILD 층(702) 위의 제2 ILD 층(712) 내에 있고 이에 의해 이격된다. 복수의 제2 전도성 상호연결 라인(714)의 각각의 제2 전도성 상호연결 라인은 제1 전도성 충진 물질(708)의 측벽 및 하부를 따라 제1 전도성 장벽 물질(706)을 포함한다. 복수의 제2 전도성 상호연결 라인(714)의 각각의 제2 전도성 상호연결 라인은 제1 방향(798)에 직교하는 제2 방향(799)을 따른다.
복수의 제3 전도성 상호연결 라인(724)은 제2 ILD 층(712) 위의 제3 ILD 층(722) 내에 있고 이에 의해 이격된다. 복수의 제3 전도성 상호연결 라인(724)의 각각의 제3 전도성 상호연결 라인은 제2 전도성 충진 물질(728)의 측벽 및 하부를 따라 제2 전도성 장벽 물질(726)을 포함한다. 제2 전도성 충진 물질(728)은 제1 전도성 충진 물질(708)과 조성이 상이하다. 복수의 제3 전도성 상호연결 라인(724)의 각각의 제3 전도성 상호연결 라인은 제1 방향(798)을 따른다.
복수의 제4 전도성 상호연결 라인(734)은 제3 ILD 층(722) 위의 제4 ILD 층(732) 내에 있고 이에 의해 이격된다. 복수의 제4 전도성 상호연결 라인(734)의 각각의 제4 전도성 상호연결 라인은 제2 전도성 충진 물질(728)의 측벽 및 하부를 따라 제2 전도성 장벽 물질(726)을 포함한다. 복수의 제4 전도성 상호연결 라인(734)의 각각의 제4 전도성 상호연결 라인은 제2 방향(799)을 따른다.
복수의 제5 전도성 상호연결 라인(744)은 제4 ILD 층(732) 위의 제5 ILD 층(742) 내에 있고 이에 의해 이격된다. 복수의 제5 전도성 상호연결 라인(744)의 각각의 제5 전도성 상호연결 라인은 제2 전도성 충진 물질(728)의 측벽 및 하부를 따라 제2 전도성 장벽 물질(726)을 포함한다. 복수의 제5 전도성 상호연결 라인(744)의 각각의 제5 전도성 상호연결 라인은 제1 방향(798)을 따른다.
복수의 제6 전도성 상호연결 라인(754)은 제5 ILD 층(742) 위의 제6 ILD 층(752) 내에 있고 이에 의해 이격된다. 복수의 제6 전도성 상호연결 라인(754)의 각각의 제6 전도성 상호연결 라인은 제2 전도성 충진 물질(728)의 측벽 및 하부를 따라 제2 전도성 장벽 물질(726)을 포함한다. 복수의 제6 전도성 상호연결 라인(754)의 각각의 제6 전도성 상호연결 라인은 제2 방향(799)을 따른다.
실시예에서, 제2 전도성 충진 물질(728)은 기본적으로 구리로 구성되고, 제1 전도성 충진 물질(708)은 기본적으로 코발트로 구성된다. 실시예에서, 제1 전도성 충진 물질(708)은 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 전도성 충진 물질(728)은 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함하며, 도펀트 불순물 원자의 제2 농도는 도펀트 불순물 원자의 제1 농도 미만이다.
실시예에서, 제1 전도성 장벽 물질(706)은 제2 전도성 장벽 물질(726)과 조성이 상이하다. 다른 실시예에서, 제1 전도성 장벽 물질(706)과 제2 전도성 장벽 물질(726)은 동일한 조성을 갖는다.
실시예에서, 제1 전도성 비아(719)는 복수의 제1 전도성 상호연결 라인(704) 중 개별 제1 전도성 상호연결 라인(704A) 상에 있고 이에 전기적으로 결합된다. 복수의 제2 전도성 상호연결 라인(714) 중 개별 제2 전도성 상호연결 라인(714A)은 제1 전도성 비아(719) 상에 있고 이에 전기적으로 결합된다.
제2 전도성 비아(729)는 복수의 제2 전도성 상호연결 라인(714) 중 개별 제2 전도성 상호연결 라인(714B) 상에 있으며 이에 전기적으로 결합된다. 복수의 제3 전도성 상호연결 라인(724) 중 개별 제3 전도성 상호연결 라인(724A)은 제2 전도성 비아(729) 상에 있고 이에 전기적으로 결합된다.
제3 전도성 비아(739)는 복수의 제3 전도성 상호연결 라인(724) 중 개별 제3 전도성 상호연결 라인(724B) 상에 있으며 이에 전기적으로 결합된다. 복수의 제4 전도성 상호연결 라인(734) 중 개별 제4 전도성 상호연결 라인(734A)은 제3 전도성 비아(739) 상에 있고 이에 전기적으로 결합된다.
제4 전도성 비아(749)는 복수의 제4 전도성 상호연결 라인(734) 중 개별 제4 전도성 상호연결 라인(734B) 상에 있고 이에 전기적으로 결합된다. 복수의 제5 전도성 상호연결 라인(744) 중 개별 제5 전도성 상호연결 라인(744A)은 제4 전도성 비아(749) 상에 있고 이에 전기적으로 결합된다.
제5 전도성 비아(759)는 복수의 제5 전도성 상호연결 라인(744) 중 개별 제5 전도성 상호연결 라인(744B) 상에 있고 이에 전기적으로 결합된다. 복수의 제6 전도성 상호연결 라인(754) 중 개별 제6 전도성 상호연결 라인(754A)은 제5 전도성 비아(759) 상에 있고 이에 전기적으로 결합된다.
일 실시예에서, 제1 전도성 비아(719)는 제1 전도성 충진 물질(708)의 측벽 및 하부를 따라 제1 전도성 장벽 물질(706)을 포함한다. 제2 전도성 비아(729), 제3 전도성 비아(739), 제4 전도성 비아(749) 및 제5 전도성 비아(759)는 제2 전도성 충진 물질(728)의 측벽 및 하부를 따라 제2 전도성 장벽 물질(726)을 포함한다.
실시예에서, 제1 ILD 층(702), 제2 ILD 층(712), 제3 ILD 층(722), 제4 ILD 층(732), 제5 ILD 층(742) 및 제6 ILD 층(752)은 인접한 ILD 층들 사이의 대응하는 에칭 정지층(790)에 의해 서로 분리된다. 실시예에서, 제1 ILD 층(702), 제2 ILD 층(712), 제3 ILD 층(722), 제4 ILD 층(732), 제5 ILD 층(742) 및 제6 ILD 층(752)은 실리콘, 탄소 및 산소를 포함한다.
실시예에서, 복수의 제1 전도성 상호연결 라인(704) 및 제2 전도성 상호연결 라인(714) 중 개별 전도성 상호연결 라인은 제1 폭(W1)을 갖는다. 복수의 제3 전도성 상호연결 라인(724), 제4 전도성 상호연결 라인(734), 제5 전도성 상호연결 라인(744) 및 제6 전도성 상호연결 라인(754) 중 개별 전도성 상호연결 라인은 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는다.
BEOL(back end of line) 구조물 및 처리와 관련하여 전술한 층 및 물질은 집적 회로의 하부 디바이스 층(들)과 같은 하부 반도체 기판 또는 구조물 상에 또는 그 위에 형성될 수 있음을 이해해야 한다. 실시예에서, 하부 반도체 기판은 집적 회로를 제조하는 데 사용되는 일반적인 워크피스 물체(workpiece object)를 나타낸다. 반도체 기판은 보통 웨이퍼 또는 다른 실리콘 조각 또는 다른 반도체 물질을 포함한다. 적합한 반도체 기판은 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator)뿐만 아니라 게르마늄, 탄소 또는 III-V족 물질을 포함하는 기판과 같은 다른 반도체 물질로 형성된 유사한 기판도 포함하지만 이에 제한되지 않는다. 반도체 기판은 제조 단계에 따라 보통 트랜지스터, 집적 회로 등을 포함한다. 기판은 반도체 물질, 금속, 유전체, 도펀트, 및 반도체 기판에서 일반적으로 발견되는 다른 물질도 포함할 수 있다. 또한, 도시된 구조물은 하부의 하위 레벨 상호연결층 상에 제조될 수 있다.
BEOL 금속화 층의 금속화 층 또는 금속화 층의 일부를 제조하는 전술한 방법은 선택 동작과 관련하여 상세히 설명되지만, 제조를 위한 추가 또는 중간 동작이 리소그래피, 에칭, 박막 증착, 평탄화(예컨대, 화학적 기계적 연마(CMP), 확산, 계측, 희생층 사용, 에칭 중지층 사용, 평탄화 중지층 사용, 또는 마이크로전자 구성요소 제조와 관련된 기타 액션과 같은 표준 마이크로전자 제조 프로세스를 포함할 수 있음을 이해해야 한다. 또한, 전술한 프로세스 흐름에 대해 설명된 프로세스 동작이 대안적인 순서로 실행될 수 있고, 모든 동작이 수행될 필요가 없거나 추가 프로세스 동작이 수행될 수 있거나 둘 다 가능함을 이해해야 한다.
실시예에서, 본 설명 전반에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 물질은 유전체 또는 절연 물질의 층으로 구성되거나 이를 포함한다. 적합한 유전체 물질의 예는 실리콘 산화물(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물, 플루오르화된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 당해 기술에 알려진 다양한 로우-k 유전체 물질, 및 이의 조합을 포함하지만, 이에 제한되지 않는다. 층간 유전체 물질은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD)과 같은 기법에 의해 또는 다른 증착 방법에 의해 형성될 수 있다.
실시예에서, 본 설명 전반에 걸쳐 또한 사용되는 바와 같이, 금속 라인 또는 상호연결 라인 물질(및 비아 물질)은 하나 이상의 금속 또는 다른 전도성 구조물로 구성된다. 일반적인 예는 구리와 주변 ILD 물질 사이에 장벽층을 포함할 수도 포함하지 않을 수도 있는 구리 라인 및 구조물의 사용이다. 본 명세서에서 사용되는 바와 같이, 금속이라는 용어는 합금, 스택, 및 복수의 금속의 다른 조합을 포함한다. 예를 들어, 금속 상호연결 라인은 장벽층(예를 들어, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층), 상이한 금속 또는 합금의 스택 등을 포함할 수 있다. 따라서, 상호연결 라인은 단일 물질 층일 수 있거나 또는 전도성 라이너 층 및 충진 층을 포함하는 여러 층으로 형성될 수 있다. 전기도금, 화학적 기상 증착 또는 물리적 기상 증착과 같은 임의의 적합한 증착 프로세스가 상호연결 라인을 형성하는 데 사용될 수 있다. 실시예에서, 상호연결 라인은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이의 합금과 같지만 이에 제한되지 않는 전도성 물질로 구성된다. 상호연결 라인은 때때로 당해 기술에서 트레이스, 와이어, 라인, 금속 또는 단순히 상호연결부로도 지칭된다.
실시예에서, 본 설명 전반에 걸쳐 또한 사용되는 바와 같이, 하드마스크 물질은 층간 유전체 물질과 상이한 유전체 물질로 구성된다. 일 실시예에서, 상이한 하드마스크 물질이 상이한 영역에서 사용될 수 있어 서로에 그리고 하부 유전체 및 금속층에 상이한 성장 또는 에칭 선택성을 제공할 수 있다. 몇몇 실시예에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물) 층 또는 실리콘의 산화물 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적합한 물질은 탄소 기반 물질을 포함할 수 있다. 다른 실시예에서, 하드마스크 물질은 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 상부 물질은 티타늄 또는 다른 금속의 질화물(예를 들어, 티타늄 질화물) 층을 포함할 수 있다. 잠재적으로 더 적은 양의 다른 물질, 예컨대, 산소가 이들 층 중 하나 이상에 포함될 수 있다. 이와 달리, 당해 기술에 공지된 다른 하드마스크 층이 특정 구현에 따라 사용될 수 있다. 하드마스크 층은 CVD, PVD 또는 다른 증착 방법에 의해 형성될 수 있다.
일 실시예에서, 본 설명 전반에 걸쳐 또한 사용되는 바와 같이, 리소그래피 동작은 193nm 액침 리소그래피(i193), 극자외선(extreme ultra-violet: EUV) 리소그래피 또는 전자 빔 직접 기록(electron beam direct write: EBDW) 리소그래피 등을 사용하여 수행된다. 포지티브 톤 또는 네거티브 톤 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래픽 마스크는 토포그래픽 마스킹 부분, 반사 방지 코팅(anti-reflective coating: ARC) 층 및 포토레지스트 층으로 구성된 삼중층 마스크이다. 그러한 특정 실시예에서, 토포그래픽 마스킹 부분은 탄소 하드마스크(carbon hardmask: CHM) 층이고 반사 방지 코팅 층은 실리콘 ARC 층이다.
본 명세서에 개시된 실시예는 매우 다양한 상이한 유형의 집적 회로 또는 마이크로전자 디바이스를 제조하는 데 사용될 수 있다. 이러한 집적 회로의 예는 프로세서, 칩셋 구성요소, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등을 포함하지만, 이에 제한되지 않는다. 다른 실시예에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로 또는 다른 마이크로전자 디바이스는 당해 기술에 공지된 매우 다양한 전자 디바이스, 예를 들어, 컴퓨터 시스템(예컨대, 데스크탑, 랩탑, 서버), 휴대폰, 개인용 전자기기 등에서 사용될 수 있다. 집적 회로는 시스템 내의 버스 및 다른 구성요소와 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리 및 칩셋 각각은 본 명세서에 개시된 접근 방식을 사용하여 제조될 가능성이 있을 수 있다.
도 8은 본 개시의 일 구현에 따른 컴퓨팅 디바이스(800)를 도시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하지만 이에 제한되지 않는 다수의 구성요소를 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적으로 및 전기적으로 결합된다. 일부 구현에서, 적어도 하나의 통신 칩(806)은 또한 보드(802)에 물리적으로 및 전기적으로 결합된다. 다른 구현에서, 통신 칩(806)은 프로세서(804)의 일부이다.
이의 응용에 따라, 컴퓨팅 디바이스(800)는 보드(802)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 구성요소를 포함할 수 있다. 이러한 다른 구성요소는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만 이에 제한되지는 않는다.
통신 칩(806)은 컴퓨팅 디바이스(800)로의 그리고 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 설명하는 데 사용될 수 있다. 일부 실시예에서는 그렇지 않을 수도 있지만, 이 용어는 연관된 디바이스가 어떤 와이어도 포함하지 않는 것을 암시하지 않는다. 통신 칩(806)은, Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시의 실시예의 몇몇 구현에서, 프로세서의 집적 회로 다이는 본 개시의 구현에 따라 구축된 금속 절연체 금속(MIM) 커패시터와 같은 하나 이상의 구조물을 포함한다. "프로세서"라는 용어는 레지스터 또는 메모리 또는 둘 다로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 또는 메모리 또는 둘 다에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 또한 통신 칩(806) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 개시의 구현에 따라 구축된 금속 절연체 금속(MIM) 커패시터를 갖는다.
추가 구현에서, 컴퓨팅 디바이스(800) 내에 수용된 다른 구성요소는 본 개시의 실시예의 구현에 따라 구축된 금속 절연체 금속(MIM) 커패시터를 갖는 집적 회로 다이를 포함할 수 있다.
다양한 실시예에서, 컴퓨팅 디바이스(800)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 9는 본 개시의 하나 이상의 실시예를 포함하는 인터포저(900)를 도시한다. 인터포저(900)는 제1 기판(902)을 제2 기판(904)에 브리지하는 데 사용되는 개재 기판이다. 제1 기판(902)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(904)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(900)의 목적은 연결을 더 넓은 피치로 확산시키거나 연결을 다른 연결로 재라우팅하는 것이다. 예를 들어, 인터포저(900)는 제2 기판(904)에 후속적으로 결합될 수 있는 볼 그리드 어레이(BGA)(906)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예에서, 제1 및 제2 기판(902/904)은 인터포저(900)의 반대 측에 부착된다. 다른 실시예에서, 제1 및 제2 기판(902/904)은 인터포저(900)의 동일 측에 부착된다. 그리고, 다른 실시예에서는, 3개 이상의 기판이 인터포저(900)를 통해 상호연결된다.
인터포저(900)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 물질, 또는 폴리이미드와 같은 폴리머 물질로 형성될 수 있다. 다른 구현에서, 인터포저(900)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 물질과 같은, 반도체 기판에 사용하기 위한 전술한 동일한 물질을 포함할 수 있는 대안적인 강성 또는 가요성 물질로 형성될 수 있다.
인터포저(900)는 실리콘 관통 비아(TSV)(912)를 포함하지만 이에 제한되지는 않는 비아(910) 및 금속 상호연결부(908)를 포함할 수 있다. 인터포저(900)는 수동 및 능동 디바이스를 모두 포함하는 내장형 디바이스(914)를 더 포함할 수 있다. 이러한 디바이스는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 및 정전기 방전(ESD) 디바이스를 포함하지만 이에 제한되지는 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 더 복잡한 디바이스도 인터포저(900) 상에 형성될 수 있다. 본 개시의 실시예에 따르면, 본 명세서에 개시된 장치 또는 프로세스는 인터포저(900)의 제조 또는 인터포저(900)에 포함된 구성요소의 제조에 사용될 수 있다.
도 10은 본 개시의 실시예에 따른, 본 명세서에 기재된 하나 이상의 프로세스에 따라 제조되거나 본 명세서에 기재된 하나 이상의 특징을 포함하는 집적 회로(IC)를 사용하는 모바일 컴퓨팅 플랫폼(1000)의 입체도이다.
모바일 컴퓨팅 플랫폼(1000)은 전자 데이터 디스플레이, 전자 데이터 처리 및 무선 전자 데이터 전송의 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1000)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적 실시예에서 터치스크린(용량성, 유도성, 저항성 등), 칩-레벨(SoC) 또는 패키지-레벨 통합 시스템(1010), 및 배터리(1013)인 디스플레이 스크린(1005)을 포함한다. 도시된 바와 같이, 더 높은 트랜지스터 패킹 밀도에 의해 가능해진 시스템(1010)에서의 통합 레벨이 클수록, 모바일 컴퓨팅 플랫폼(1000)에서 배터리(1013) 또는 솔리드 스테이트 드라이브와 같은 비휘발성 저장소가 차지할 수 있는 부분이 더 커지거나, 개선된 플랫폼 기능을 위한 트랜지스터 게이트 수가 더 많아진다. 유사하게, 시스템(1010)의 각 트랜지스터의 캐리어 이동도가 클수록 기능도 더 커진다. 이와 같이, 본 명세서에 설명된 기법은 모바일 컴퓨팅 플랫폼(1000)에서 성능 및 폼 팩터 개선을 가능하게 할 수 있다.
통합 시스템(1010)은 확대도(1020)에 추가로 도시되어 있다. 예시적 실시예에서, 패키징된 디바이스(1077)는 적어도 하나의 메모리 칩(예컨대, RAM) 또는 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조되거나 본 명세서에 설명된 하나 이상의 특징을 포함하는 적어도 하나의 프로세서 칩(예컨대, 멀티-코어 마이크로프로세서 및/또는 그래픽 프로세서)을 포함한다. 패키징된 디바이스(1077)는 또한, 전력 관리 집적 회로(power management integrated circuit: PMIC)(1015), 광대역 RF (무선) 송신기 및/또는 수신기(예컨대, 디지털 베이스밴드 및 아날로그 프론트 엔드 모듈을 포함하고 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함)를 포함하는 RF (무선) 집적 회로(1025), 및 그 제어기(1011) 중 하나 이상과 함께 보드(1060)에 결합된다. 기능적으로, PMIC(1015)는 배터리 전력 조절, DC-DC 변환 등을 수행하고, 따라서 배터리(1013)에 결합된 입력 및 다른 모든 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 추가로 도시된 바와 같이, 예시적 실시예에서, RFIC(1025)는, Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 및 3G, 4G, 5G, 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하기 위해 제공되는 안테나에 결합된 출력을 갖는다. 대안적인 구현에서, 이들 보드-레벨 모듈의 각각은 패키징된 디바이스(1077)의 패키지 기판에 결합된 개별 IC들 상에서 통합되거나 또는 패키징된 디바이스(1077)의 패키지 기판에 결합된 단일 IC(SoC) 내에서 통합될 수 있다.
다른 양상에서, 반도체 패키지는 집적 회로(IC) 칩 또는 다이를 보호하고 또한 외부 회로부에 대한 전기적 인터페이스를 다이에 제공하는 데 사용된다. 더 작은 전자 디바이스에 대한 요구가 증가함에 따라 반도체 패키지는 훨씬 더 컴팩트하게 설계되고 더 큰 회로 밀도를 지원해야 한다. 또한, 더 높은 성능의 디바이스에 대한 요구는 후속 조립 처리와 호환되는 얇은 패키징 프로파일과 낮은 전체적 뒤틀림을 가능하게 하는 개선된 반도체 패키지가 필요하게 한다.
실시예에서는, 세라믹 또는 유기 패키지 기판에 대한 와이어 본딩이 사용된다. 다른 실시예에서는, 세라믹 또는 유기 패키지 기판에 다이를 장착하는 데 C4 프로세스가 사용된다. 특히, 반도체 디바이스와 기판 사이에 플립 칩 상호연결을 제공하기 위해 C4 솔더 볼 연결이 구현될 수 있다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)는 와이어 본드 대신 솔더 범프를 사용하는 집적 회로(IC) 칩, MEMS 또는 구성요소와 같은 반도체 디바이스에 사용되는 장착 유형이다. 솔더 범프는 기판 패키지의 상단에 위치한 C4 패드 상에 증착된다. 반도체 디바이스를 기판에 장착하기 위해, 장착 영역에서 활성면이 아래를 향하도록 뒤집는다. 솔더 범프는 반도체 디바이스를 기판에 직접 연결하는 데 사용된다.
도 11은 본 개시의 실시예에 따른, 플립-칩 장착 다이의 단면도를 도시한다.
도 11을 참조하면, 장치(1100)는 본 개시의 실시예에 따라, 본 명세서에 기재된 하나 이상의 프로세스에 따라 제조되거나 본 명세서에 기재된 하나 이상의 특징을 포함하는 집적 회로(IC)와 같은 다이(1102)를 포함한다. 다이(1102)는 그 위에 금속화된 패드(1104)를 포함한다. 세라믹 또는 유기 기판과 같은 패키지 기판(1106)은 그 위에 연결부(1108)를 포함한다. 다이(1102)와 패키지 기판(1106)은 금속화된 패드(1104) 및 연결부(1108)에 결합된 솔더 볼(1110)에 의해 전기적으로 연결된다. 언더필 물질(1112)이 솔더 볼(1110)을 둘러싼다.
플립 칩을 처리하는 것은 몇 가지 추가 동작과 함께, 기존의 IC 제조와 유사할 수 있다. 제조 프로세스가 거의 끝나갈 무렵, 부착 패드는 솔더에 대한 수용성을 높이기 위해 금속화된다. 이것은 전형적으로 몇 가지 처리로 구성된다. 그런 다음 작은 도트의 솔더가 각각의 금속화된 패드에 증착된다. 그런 다음 칩은 정상적으로 웨이퍼에서 절단된다. 플립 칩을 회로에 부착하기 위해, 칩을 뒤집어서 솔더 도트를 하부의 전자기기 또는 회로 보드 상의 커넥터로 내려오게 한다. 그런 다음 솔더는 전형적으로 초음파 또는 대안적으로 리플로우 솔더 프로세스(reflow solder process)를 사용하여 다시 용해되어 전기적 연결을 생성한다. 이것은 또한 칩의 회로부와 하부 장착 사이에 작은 공간을 남긴다. 대부분의 경우, 그런 다음 전기 절연 접착제가 "언더필"되어 더 강력한 기계적 연결을 제공하고, 열 브리지를 제공하며, 솔더 조인트가 칩과 나머지 시스템의 차등 가열로 인한 응력을 받지 않는 것을 보장한다.
다른 실시예에서는, 실리콘 관통 비아(TSV) 및 실리콘 인터포저와 같은 새로운 패키징 및 다이-대-다이 상호연결 접근 방식이 구현되어, 본 개시의 실시예에 따라, 본 명세서에 기재된 하나 이상의 프로세스에 따라 제조되거나 본 명세서에 기재된 하나 이상의 특징을 포함하는 집적 회로(IC)를 통합하는 고성능 MCM(Multi-Chip Module) 및 SiP(System in Package)를 제조한다.
따라서, 본 개시의 실시예는 금속 절연체 금속(MIM) 커패시터를 포함한다.
특정 실시예가 위에서 설명되었지만, 이러한 실시예는 특정 특징와 관련하여 단일 실시예만이 설명된 경우에도 본 개시의 범위를 제한하도록 의도되지 않는다. 본 개시에 제공된 특징의 예는 달리 언급되지 않는 한 제한적이기보다는 예시적인 것으로 의도된다. 위에서의 설명은 본 개시의 이점을 갖는 당업자에게 명백할 그러한 대안, 수정 및 균등물을 포함하도록 의도된다.
본 개시의 범위는 본 명세서에서 다루어진 문제들 중 일부 또는 전부를 완화하는지 여부에 관계없이 (명시적으로 또는 묵시적으로) 본 명세서에 개시된 임의의 특징 또는 특징들의 조합, 또는 이들의 임의의 일반화를 포함한다. 따라서, 본 출원(또는 이에 대해 우선권을 주장하는 출원)의 수행 중에 그러한 특징들의 조합에 대해 새로운 청구항이 구성될 수 있다. 특히, 첨부된 청구범위를 참조하면, 종속 청구항의 특징은 독립 청구항의 특징과 결합될 수 있고, 각각의 독립 청구항의 특징은 첨부된 청구범위에 열거된 특정 조합으로만 아니라 임의의 적절한 방식으로 조합될 수 있다.
다음 예는 추가 실시예에 관한 것이다. 상이한 실시예의 다양한 특징은 다양한 상이한 애플리케이션에 적합하도록 포함된 일부 특징 및 배제된 다른 특징과 다양하게 조합될 수 있다.
예시적인 실시예 1: 금속 절연체 금속(metal-insulator-metal: MIM) 커패시터는 제1 전극 플레이트와, 제1 전극 플레이트 상의 제1 커패시터 유전체를 포함한다. 제2 전극 플레이트는 제1 커패시터 유전체 상에 있으며 제1 전극 플레이트 위에 이와 평행한 부분을 갖고 제2 커패시터 유전체는 제2 전극 플레이트 상에 있다. 제3 전극 플레이트는 제2 커패시터 유전체 상에 있으며 제2 전극 플레이트 위에 이와 평행한 부분을 갖고, 제3 커패시터 유전체는 제3 전극 플레이트 상에 있다. 제4 전극 플레이트는 제3 커패시터 유전체 상에 있으며 제3 전극 플레이트 위에 이와 평행한 부분을 갖는다.
예시적인 실시예 2: 예시적인 실시예 1에 있어서, 제4 전극 플레이트 상의 제4 커패시터 유전체와, 제4 커패시터 유전체 상에 있으며, 제4 전극 플레이트 위에 이와 평행한 부분을 갖는 제5 전극 플레이트를 더 포함하는, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 3: 예시적인 실시예 1 또는 2에 있어서, 제1 커패시터 유전체, 제2 커패시터 유전체 및 제3 커패시터 유전체는 하이-k(high-k) 물질을 포함하는, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 4: 예시적인 실시예 1, 2 또는 3에 있어서, 제1 전극 플레이트, 제2 전극 플레이트, 제3 전극 플레이트 및 제4 전극 플레이트는 단일 유전체층에 포함되는, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 5: 예시적인 실시예 4에 있어서, 단일 유전체층은 복수의 집적 회로 디바이스 위의 BEOL(back end of line) 금속화 구조물에 포함되는, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 6: 금속 절연체 금속(MIM) 커패시터는 제1 전극과, 제1 전극 상의 커패시터 유전체 및 커패시터 유전체 상의 제2 전극을 포함한다. 커패시터 유전체는 복수의 교번하는 제1 유전체층 및 제2 유전체층을 포함하고, 제1 유전체층은 하이-k 유전체층이다.
예시적인 실시예 7: 예시적인 실시예 6에 있어서, 제2 유전체층은 제1 유전체층과 조성이 상이한 하이-k 유전체층인, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 8: 예시적인 실시예 6 또는 7에 있어서, 제1 유전체층 및 제2 유전체층 각각은 1-20 나노미터 범위의 두께를 갖는, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 9: 예시적인 실시예 6에 있어서, 제2 유전체층은 로우-k(low-k) 유전체층인, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 10: 예시적인 실시예 9에 있어서, 제2 유전체층 각각은 로우-k 유전체층의 로우-k 유전체 물질의 단층보다 얇은 두께를 갖는, 금속 절연체 금속(MIM) 커패시터.
예시적인 실시예 11: 컴퓨팅 디바이스는 보드와, 보드에 결합된 구성요소를 포함한다. 구성요소는 제1 전극 플레이트와, 제1 전극 플레이트 상의 제1 커패시터 유전체를 포함하는 금속 절연체 금속(MIM) 커패시터를 포함한다. 제2 전극 플레이트는 제1 커패시터 유전체 상에 있으며 제1 전극 플레이트 위에 이와 평행한 부분을 갖고, 제2 커패시터 유전체는 제2 전극 플레이트 상에 있다. 제3 전극 플레이트는 제2 커패시터 유전체 상에 있으며 제2 전극 플레이트 위에 이와 평행한 부분을 갖고, 제3 커패시터 유전체는 제3 전극 플레이트 상에 있다. 제4 전극 플레이트는 제3 커패시터 유전체 상에 있으며 제3 전극 플레이트 위에 이와 평행한 부분을 갖는다.
예시적인 실시예 12: 예시적인 실시예 11에 있어서, 보드에 결합된 메모리를 더 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 13: 예시적인 실시예 11 또는 12에 있어서, 보드에 결합된 통신 칩을 더 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 14: 예시적인 실시예 11, 12 또는 13에 있어서, 보드에 결합된 카메라를 더 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 15: 예시적인 실시예 11, 12, 13 또는 14에 있어서, 구성요소는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.
예시적인 실시예 16: 컴퓨팅 디바이스는 보드와, 보드에 결합된 구성요소를 포함한다. 구성요소는 제1 전극과, 제1 전극 상의 커패시터 유전체 및 커패시터 유전체 상의 제2 전극을 포함하는 금속 절연체 금속(MIM) 커패시터를 포함한다. 커패시터 유전체는 복수의 교번하는 제1 유전체층 및 제2 유전체층을 포함하고, 제1 유전체층은 하이-k 유전체층이다.
예시적인 실시예 17: 예시적인 실시예 16에 있어서, 보드에 결합된 메모리를 더 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 18: 예시적인 실시예 16 또는 17에 있어서, 보드에 결합된 통신 칩을 더 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 19: 예시적인 실시예 16, 17 또는 18에 있어서, 보드에 결합된 카메라를 더 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 20: 예시적인 실시예 16, 17, 18 또는 19에 있어서, 구성요소는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.
Claims (20)
- 금속 절연체 금속(metal-insulator-metal: MIM) 커패시터로서,
제1 전극 플레이트와,
상기 제1 전극 플레이트 상의 제1 커패시터 유전체와,
상기 제1 커패시터 유전체 상에 있으며, 상기 제1 전극 플레이트 위에 이와 평행한 부분을 갖는 제2 전극 플레이트와,
상기 제2 전극 플레이트 상의 제2 커패시터 유전체와,
상기 제2 커패시터 유전체 상에 있으며, 상기 제2 전극 플레이트 위에 이와 평행한 부분을 갖는 제3 전극 플레이트와,
상기 제3 전극 플레이트 상의 제3 커패시터 유전체와,
상기 제3 커패시터 유전체 상에 있으며, 상기 제3 전극 플레이트 위에 이와 평행한 부분을 갖는 제4 전극 플레이트를 포함하는,
금속 절연체 금속(MIM) 커패시터.
- 제1항에 있어서,
상기 제4 전극 플레이트 상의 제4 커패시터 유전체와,
상기 제4 커패시터 유전체 상에 있으며, 상기 제4 전극 플레이트 위에 이와 평행한 부분을 갖는 제5 전극 플레이트를 더 포함하는,
금속 절연체 금속(MIM) 커패시터.
- 제1항에 있어서,
상기 제1 커패시터 유전체, 상기 제2 커패시터 유전체 및 상기 제3 커패시터 유전체는 하이-k(high-k) 물질을 포함하는,
금속 절연체 금속(MIM) 커패시터.
- 제1항에 있어서,
상기 제1 전극 플레이트, 상기 제2 전극 플레이트, 상기 제3 전극 플레이트 및 상기 제4 전극 플레이트는 단일 유전체층에 포함되는,
금속 절연체 금속(MIM) 커패시터.
- 제4항에 있어서,
상기 단일 유전체층은 복수의 집적 회로 디바이스 위의 BEOL(back end of line) 금속화 구조물에 포함되는,
금속 절연체 금속(MIM) 커패시터.
- 금속 절연체 금속(MIM) 커패시터로서,
제1 전극과,
상기 제1 전극 상에 있으며, 복수의 교번하는 제1 유전체층 및 제2 유전체층을 포함하는 커패시터 유전체 - 상기 제1 유전체층은 하이-k 유전체층임 - 와,
상기 커패시터 유전체 상의 제2 전극을 포함하는,
금속 절연체 금속(MIM) 커패시터.
- 제6항에 있어서,
상기 제2 유전체층은 상기 제1 유전체층과 조성이 상이한 하이-k 유전체층인,
금속 절연체 금속(MIM) 커패시터.
- 제7항에 있어서,
상기 제1 유전체층 및 상기 제2 유전체층 각각은 1 내지 20 나노미터 범위의 두께를 갖는,
금속 절연체 금속(MIM) 커패시터.
- 제6항에 있어서,
상기 제2 유전체층은 로우-k(low-k) 유전체층인,
금속 절연체 금속(MIM) 커패시터.
- 제9항에 있어서,
상기 제2 유전체층 각각은 상기 로우-k 유전체층의 로우-k 유전체 물질의 단층보다 얇은 두께를 갖는,
금속 절연체 금속(MIM) 커패시터.
- 컴퓨팅 디바이스로서,
보드와,
상기 보드에 결합되고, 금속 절연체 금속(MIM) 커패시터를 포함하는 구성요소를 포함하되,
상기 금속 절연체 금속(MIM) 커패시터는,
제1 전극 플레이트와,
상기 제1 전극 플레이트 상의 제1 커패시터 유전체와,
상기 제1 커패시터 유전체 상에 있으며, 상기 제1 전극 플레이트 위에 이와 평행한 부분을 갖는 제2 전극 플레이트와,
상기 제2 전극 플레이트 상의 제2 커패시터 유전체와,
상기 제2 커패시터 유전체 상에 있으며, 상기 제2 전극 플레이트 위에 이와 평행한 부분을 갖는 제3 전극 플레이트와,
상기 제3 전극 플레이트 상의 제3 커패시터 유전체와,
상기 제3 커패시터 유전체 상에 있으며, 상기 제3 전극 플레이트 위에 이와 평행한 부분을 갖는 제4 전극 플레이트를 포함하는,
컴퓨팅 디바이스.
- 제11항에 있어서,
상기 보드에 결합된 메모리를 더 포함하는,
컴퓨팅 디바이스.
- 제11항에 있어서,
상기 보드에 결합된 통신 칩을 더 포함하는,
컴퓨팅 디바이스.
- 제11항에 있어서,
상기 보드에 결합된 카메라를 더 포함하는,
컴퓨팅 디바이스.
- 제11항에 있어서,
상기 구성요소는 패키징된 집적 회로 다이인,
컴퓨팅 디바이스.
- 컴퓨팅 디바이스로서,
보드와,
상기 보드에 결합되고, 금속 절연체 금속(MIM) 커패시터를 포함하는 구성요소를 포함하되,
상기 금속 절연체 금속(MIM) 커패시터는,
제1 전극과,
상기 제1 전극 상에 있으며, 복수의 교번하는 제1 유전체층 및 제2 유전체층을 포함하는 커패시터 유전체 - 상기 제1 유전체층은 하이-k 유전체층임 - 와,
상기 커패시터 유전체 상의 제2 전극을 포함하는,
컴퓨팅 디바이스.
- 제16항에 있어서,
상기 보드에 결합된 메모리를 더 포함하는,
컴퓨팅 디바이스.
- 제16항에 있어서,
상기 보드에 결합된 통신 칩을 더 포함하는,
컴퓨팅 디바이스.
- 제16항에 있어서,
상기 보드에 결합된 카메라를 더 포함하는,
컴퓨팅 디바이스.
- 제16항에 있어서,
상기 구성요소는 패키징된 집적 회로 다이인,
컴퓨팅 디바이스.
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