KR101962509B1 - 반도체 디바이스를 위한 전력 공급부 구성 - Google Patents

반도체 디바이스를 위한 전력 공급부 구성 Download PDF

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추에이 탕 왕
첸 후아 유
문센 리우
센 쿠에이 수
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는 디바이스 다이, 제1 전력 공급 다이, 및 제1 전력 공급 다이와 상이한 제2 전력 공급 다이를 포함한다. 디바이스 다이는 제1 회로와 제2 회로를 포함한다. 제1 전력 공급 다이는 제1 회로에 전기적으로 커플링되고 제1 회로를 위한 전력을 공급하도록 구성된다. 제2 전력 공급 다이는 제2 회로에 전기적으로 커플링되고 제2 회로를 위한 전력을 공급하도록 구성된다. 제1 및 제2 전력 공급 다이는 디바이스 다이에 부착되고, 디바이스 다이의 두께 방향으로 디바이스 다이와 오버랩한다.

Description

반도체 디바이스를 위한 전력 공급부 구성{POWER SUPPLY ARRANGEMENT FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스를 위한 전력 공급부 구성에 관한 것이다.
집적 회로(IC)를 소형화하는 최근의 추세로 인해 전력을 적게 소비하면서 이전보다 높은 속도로 더 많은 기능을 제공하는 보다 작은 디바이스들이 제작되었다. 소형화 프로세스는 또한 다양한 부하 조건에서 소기의 성능을 보장하기 위해 IC 내의 다양한 회로에 대한 전력 공급 및 분배를 비롯한 다양한 고려 사항을 초래하였다.
몇몇 실시예에서, 전력을 디바이스 다이의 대응하는 회로에 공급하도록 구성되는 적어도 하나의 전압 레귤레이터가 PMIC와 별개이고 디바이스 다이에 부착되는 전력 공급 다이에서 실시된다. 그 결과, 전압 레귤레이터와 대응하는 회로 사이의 전력 연결로가 단축되고, 이는 PDN 임피던스를 개선시키며 낮은 전압 변동, 낮은 전력 소비, 감소된 폼 팩터 등과 같은 하나 이상의 효과를 제공한다.
몇몇 실시예에서, 반도체 디바이스는 디바이스 다이, 제1 전력 공급 다이, 및 제1 전력 공급 다이와 상이한 제2 전력 공급 다이를 포함한다. 디바이스 다이는 제1 회로와 제2 회로를 포함한다. 제1 전력 공급 다이는 제1 회로에 전기적으로 커플링되고 제1 회로를 위한 전력을 공급하도록 구성된다. 제2 전력 공급 다이는 제2 회로에 전기적으로 커플링되고 제2 회로를 위한 전력을 공급하도록 구성된다. 제1 및 제2 전력 공급 다이는 디바이스 다이에 부착되고, 디바이스 다이의 두께 방향으로 디바이스 다이와 오버랩한다.
몇몇 실시예에서, 반도체 디바이스는 디바이스 다이, 전력 공급 다이, 및 전력 공급 다이와 상이한 전력 관리 다이를 포함한다. 전력 공급 다이는 디바이스 다이에 부착되고, 전력 공급 전압을 조절하여 디바이스 다이에 공급하도록 구성되는 전압 레귤레이터를 포함한다. 전력 관리 다이는 전력 공급 다이에 전기적으로 커플링되어 전력 또는 제어 신호 중 적어도 하나를 전력 공급 다이의 전압 레귤레이터에 공급하도록 구성된다.
몇몇 실시예에서, 반도체 디바이스는 회로를 포함하는 디바이스 다이, 및 디바이스 다이에 부착되는 전력 공급 다이를 포함한다. 전력 공급 다이는 전력 공급 전압을 조절하여 회로에 공급하도록 구성되는 전압 레귤레이터를 포함한다. 전력 공급 다이는 디바이스 다이의 두께 방향으로 디바이스 다이와 오버랩한다. 전력 공급 다이로부터 회로까지 전력 연결로의 길이는 500 ㎛ 이하이다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 특징부들은 실척으로 도시되지 않는다는 점을 강조한다. 사실상, 다양한 특징부들의 치수는 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 몇몇 실시예에 따른 반도체 디바이스의 개략적인 블럭도이다.
도 1b 및 도 1c는 몇몇 실시예에 따른 다양한 반도체 디바이스들의 개략적인 평면도이다.
도 2는 몇몇 실시예에 따른 반도체 디바이스의 개략적인 단면도이다.
도 3 내지 도 6은 몇몇 실시예에 따른 다양한 반도체 디바이스의 개략적인 단면도이다.
이하의 개시는 제공된 주제의 상이한 특징부들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구조의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확화를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향(90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
또한, 제1 요소가 제2 요소에 "연결" 또는 "커플링"되는 것으로서 설명될 때에, 그러한 설명은 제1 및 제2 요소들이 서로 직접 연결되거나 커플링되는 실시예를 포함하고, 또한 제1 및 제2 요소들이 하나 이상의 다른 개재 요소를 사이에 두고 서로 간접적으로 연결되거나 커플링되는 실시예를 포함한다.
몇몇 실시예에서, 전력을 디바이스 다이 내의 회로에 공급하도록 구성되는 전력 공급 다이가 디바이스 다이에 부착된다. 그 결과, 전력 공급 다이로부터 회로까지의 전력 연결로의 길이가 최소화되고, 이로 인해 제한하지 않지만 낮은 전력 운반 네트워크(PDN; power delivery network) 임피던스, 작은 전력 변동, 및 낮은 전력 소모를 비롯하여 하나 이상의 효과가 생긴다.
도 1a는 몇몇 실시예에 따른 반도체 디바이스(100)의 개략적인 블럭도이다. 반도체 디바이스(100)는 디바이스 다이(110)와 적어도 하나의 전력 공급 다이(120)를 포함한다. 적어도 하나의 전력 공급 다이(120)는 PDN(130)을 통해 디바이스 다이(110)에 연결된다. 디바이스 다이(110), 적어도 하나의 전력 공급 다이(120), 및 PDN(130)은 패키지(140) 내에 포함된다. 디바이스 다이(110)와 적어도 하나의 전력 공급 다이(120)는 전력 관리 IC(PMIC; power management IC)(150)에 전기적으로 커플링된다. 적어도 하나의 실시예에서, PMIC(150)는 패키지(140)와 별개인 다른 패키지에서 실시된다.
몇몇 실시예에서, 디바이스 다이(110)는 웨이퍼, 및 웨이퍼 위의 하나 이상의 능동 소자를 포함한다. 몇몇 실시예에서, 웨이퍼는 원소 반도체, 화합물 반도체, 또는 합금 반도체를 포함한다. 원소 반도체의 예로는, 제한하지 않지만 실리콘 또는 게르마늄 중 하나 이상을 포함한다. 화합물 반도체의 예로는, 제한하지 않지만 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 또는 인듐 안티몬화물을 포함한다. 합금 반도체의 예로는, 제한하지 않지만 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP 중 하나 이상을 포함한다. 몇몇 실시예에서, 웨이퍼는 비반도체 재료를 포함한다. 비반도체 재료의 예로는, 제한하지 않지만 유리, 융합 석영, 또는 칼륨 불화물 중 하나 이상을 포함한다. 능동 소자의 예로는, 제한하지 않지만 트랜지스터와 다이오드를 포함한다. 트랜지스터의 예로는, 제한하지 않지만 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 상보적 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터, 쌍극성 접합형 트랜지스터(BJT; bipolar junction transistor), 고전압 트랜지스터, 고주파수 트랜지스터, p형 채널 및/또는 n형 채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 또는 상승된 소스/드레인을 갖는 평면형 MOS 트랜지스터를 포함한다. 몇몇 실시예에서, 디바이스 다이(110)는 하나 이상의 수동 소자를 더 포함한다. 수동 소자의 예로는, 제한하지 않지만 캐패시터, 인덕터, 퓨즈, 및 레지스터를 포함한다.
디바이스 다이(110)의 능동 소자 및/또는 수동 소자는 다양한 기능을 수행하도록 구성되는 하나 이상의 회로를 형성하도록 서로 전기적으로 커플링된다. 도 1a의 예시적인 구성에서, 디바이스 다이(110) 내의 회로는 중앙 처리 유닛(CPU; central processing unit)(111), 그래픽 처리 유닛(GPU; graphics processing unit)(112), 디지털 신호 프로세서(DSP; digital signal processor)(113), 및 입력/출력(I/O) 모듈(114)을 포함한다. 적절한 경우에, CPU(111), GPU(112), DSP(113) 및 I/O 모듈(114)은 본 명세서에서 회로(111-114)로서 지칭된다. 회로(111-114)는 디바이스 다이(110)에서 어플리케이션 프로세스(AP; application processor)를 형성한다. 적어도 하나의 실시예에서, AP는 무선 통신 어플리케이션 또는 디바이스를 위한 어플리케이션 특정 IC(ASIC; application specific IC)로서 구성된다. 도 1a와 관련하여 설명되는 디바이스 다이(110) 내의 회로들의 갯수 및/또는 종류는 예이다. 다른 구성이 다양한 실시예의 범위 내에 있다. 예컨대, 적어도 하나의 실시예에서, 2개 이상의 CPU가 다중 코어 구성에서 디바이스 다이(110) 내에 포함된다. 적어도 하나의 실시예에서, 디바이스 다이(110) 내의 회로는 내부 메모리를 포함한다.
적어도 하나의 전력 공급 다이(120)는 디바이스 다이(110) 내의 대응하는 회로에 전기적으로 커플링되어 대응하는 회로에 전력을 공급한다. 도 1a의 예시적인 구성에서, 적어도 하나의 전력 공급 다이(120)는 전력 공급 다이(121, 122, 123, 124)를 포함한다. 전력 공급 다이(121, 122, 123, 124)는 PDN(130)의 대응하는 전력 연결로(131, 132, 133, 134)를 통해 디바이스 다이(110)의 대응하는 CPU(111), GPU(112), DSP(113) 및 I/O 모듈(114)에 전기적으로 커플링된다. 전력 공급 다이(121, 122, 123, 124)는 본 명세서에서 설명되는 바와 같이 디바이스 다이(110)에 부착되는 상이한 다이이다. 도 1a와 관련하여 설명되는 바와 같이 디바이스 다이(110)에 부착되는 전력 공급 다이의 갯수는 예이다. 다른 구성이 다양한 실시예의 범위 내에 있다.
디바이스 다이(110)의 다양한 회로는 다양한 전력 공급 특성을 갖는다. 적어도 하나의 실시예에서, 하나의 회로의 작동 전압은 다른 회로의 작동 전압과 상이하다. 예컨대, CPU(111)의 작동 전압은, 예컨대 I/O 모듈(114)의 작동 전압과 상이하고, 예컨대 그보다 낮다. 적어도 하나의 실시예에서, 하나의 회로의 전력 공급 전압은 다른 회로보다 안정적인 레벨로, 즉 보다 일정하게 유지된다. 예컨대, I/O 모듈(114)의 전력 공급 전압은 CPU(111)의 소기의 성능을 위해 허용 가능한 것보다 큰 전압 변동을 갖게 된다. 적어도 하나의 실시예에서, 회로는 상이한 작동 전압을 갖는 상이한 작동 모드를 갖는다. 예컨대, CPU(111)는 보다 높은 전압을 갖는 고성능 모드, 및 보다 낮은 작동 전압을 갖는 절전 모드와 같이 상이한 작동 전압을 갖는 상이한 모드에서 작동될 수 있다. 적어도 하나의 실시예에 따른 다중 코어 구성에서, 적어도 하나의 CPU(또는 코어)가 절전 모드에서 턴오프된다.
디바이스 다이(110)의 적어도 하나의 회로의 전력 공급 특성에 맞추기 위하여, 적어도 하나의 전력 공급 다이(120)는 대응한 회로의 전력 공급 특성에 따라 구성되는 적어도 하나의 전압 레귤레이터를 포함한다. 도 1a의 예시적인 구성에서, 적어도 하나의 전력 공급 다이(120)는 대응하는 전력 공급 다이(121, 122, 123, 124) 상에 배치되고 대응하는 전력 연결로(131, 132, 133, 134)를 통해 대응하는 CPU(111), GPU(112), DSP(113) 및 I/O 모듈(114)에 전력을 공급하도록 구성되는 전압 레귤레이터(VR1, VR2, VR3, VR4)를 포함한다. 전압 레귤레이터(VR1, VR2, VR3, VR4)는 대응하는 회로의 전력 공급 특성에 따라 구성된다. 예컨대, 본 명세서에서 설명되는 바와 같이, 예컨대 배터리로부터의 공통 전력 공급 전압이 전압 레귤레이터(VR1-VR4)에 공급되는 경우에, 전압 레귤레이터(VR1-VR4)는 공통 전력 공급 전압의 전압 레벨을 조절하여 대응하는 회로(111-114)에 상이한 전력 공급 전압을 발생시킨다. 다른 예에서, CPU(111)에 대한 전압 레귤레이터(VR1)는 I/O 모듈(114)에 대한 전압 레귤레이터(VR4)에 의해 제공되는 전력 공급 전압보다 낮고 안정적인 전력 공급 전압을 제공하도록 구성된다. 적어도 하나의 실시예에서, 전압 레귤레이터(VR1)는 CPU(111)에 대한 전압 공급 전압을 고성능 모드에 대응하는 높은 전압 레벨과 절전 모드에 대응하는 낮은 전압 레벨 사이에서 전환시키도록 구성된다. 적어도 하나의 실시예에서, 전압 레귤레이터(VR1)는 절전 모드에서 예컨대 CPU(11)에 대한 전력 공급을 중지시킴으로써 CPU(111)를 턴오프시키도록 구성된다. 다양한 전압 레귤레이터 구성이 다양한 실시예의 범위 내에 있다. 예시적인 전압 레귤레이터 구성은, 제한하지 않지만 선형 전압 레귤레이터, 전환 전압 레귤레이터, 벅 컨버터(buck converter) 등을 포함한다. 몇몇 실시예에서, 전압 레귤레이터(VR1-VR4) 중 적어도 하나는 디바이스 다이(110)의 회로와 관련하여 본 명세서에 설명되는 바와 같이 대응하는 전력 공급 다이의 웨이퍼 상의 능동 소자 및/또는 수동 소자에 의해 실시된다. 도 1a와 관련하여 설명되는 적어도 하나의 전력 공급 라인(120)에 있는 전압 레귤레이터들의 갯수 및/또는 종류는 예이다. 다른 구성이 다양한 실시예의 범위 내에 있다.
PMIC(150)는 적어도 하나의 전력 공급 다이(120)와 디바이스 다이(110)와 상이한 전력 관리 다이로서 실시된다. 도 1a의 예시적인 구성에서, PMIC(150)는 충전기(151), 증폭기(152), 구동기(153), I/O 모듈(154), 전압 레귤레이터(155, 156, 157)(대응하는 VR5, VR6, VR7으로서 지시됨), 및 제어기(159)를 포함한다. 충전기(151)는 외부 전력 공급부(161)가 PMIC(150)에 전기적으로 커플링될 때에 외부 전력 공급부(161)로부터 수시된 전력을 이용하여 재충전 가능한 배터리(160)를 충전하도록 구성된다. 적어도 하나의 실시예에서, 배터리(160)는 셀 폰 등의 무선 통신 디바이스의 배터리를 포함한다. 적어도 하나의 실시예에서, 외부 전력 공급부(161)는 5 V의 공칭 전압을 갖는 범용 시리얼 버스(USB; Universal Serial Bus)를 통해 충전기(151)에 전기적으로 커플링된다. 증폭기(152)는 스피커(162)를 구동시키도록 구성된다. 구동기(153)는 발광 다이오드(LED; light emitting diode) 라이트(163) 및 진동기(164) 등의 다양한 외부 디바이스를 구동시키도록 구성된다. 적어도 하나의 실시예에서, LED 라이트(163)는 셀 폰 등의 무선 통신 디바이스의 디스플레이 광원이다. I/O 모듈(154)은 PMIC(150)와 디바이스 다이(110) 상의 회로 간에, 그리고 PMIC(150)와 다른 외부 회로 간에 데이터 입력/출력을 위해 구성된다. 전압 레귤레이터(155, 156, 157)는 배터리(160)로부터 수신된 전력을 이용하여 대응하는 증폭기(152), 구동기(153) 및 I/O 모듈(154)에 대해 전력을 공급하도록 구성된다. 적어도 하나의 실시예에서, 외부 전력 공급부(161)가 PMIC(150)에 전기적으로 커플링될 때에, 전압 레귤레이터(155, 156, 157) 중 하나 이상이 배터리(160)로부터 수신된 전력 대신에 또는 그 전력에 추가하여 외부 전력 공급부(161)로부터 전력을 수신한다. 제어기(159)는 PMIC(150)에서 하나 이상의 다른 구성요소의 작동을 제어하도록 구성된다. 도 1a의 예시적인 구성에서, 제어기(159)는 충전기(151) 및 전압 레귤레이터(155, 156, 157)의 작동을 제어하도록 구성된다. 적어도 하나의 실시예에서, 제어기(159)는 배터리(160)로부터 전력을 수신한다. 적어도 하나의 실시예에서, 제어기(159)는 전용 전압 레귤레이터(도시 생략)를 통해 배터리(160)로부터 전력을 수신한다. PMIC(150)의 설명된 구성은 예이다. 다른 구성이 다양한 실시예의 범위 내에 있다. 예컨대, 하나 이상의 실시예에서, 충전기(151)는 PMIC(150) 외측의 외부 구성요소로서 실시된다. 다른 예에서, 도 1a의 PMIC(150)와 관련하여 설명되는 구성요소들 중 하나 이상이 생략된다.
PMIC(150)는 디바이스 다이(110)와 적어도 하나의 전력 공급 다이(120)에 전기적으로 커플링된다. 예컨대, PMIC(150)는 전력 연결부(170)와 신호 연결부(171)를 통해 적어도 하나의 전력 공급 다이(120)에 전기적으로 커플링된다. PMIC(150)는 또한 디바이스 다이(110)의 I/O 모듈(114)과 PMIC(150)의 증폭기(152), 구동기(153) 및 I/O 모듈(154) 간에 신호 통신을 위한 신호 연결부(172, 173, 714)를 통해 디바이스 다이(110)에 전기적으로 커플링된다. 몇몇 실시예에서, 전력 연결부(170) 및 신호 연결부(171-174)는 본 명세서에 설명되는 바와 같이 도전성 트레이스 또는 PMIC(150)와 패키지(140)가 실장되는 기판 상의 다른 타입의 도체로서 실시된다.
PMIC(150)는 적어도 하나의 전력 공급 다이(120)에 전력 또는 제어 신호 중 적어도 하나를 제공하도록 구성된다. 도 1a의 예시적인 구성에서, 전력이 배터리(160)로부터 PMIC(150)와 전력 연결부(170)를 통해 적어도 하나의 전력 공급 다이(120)로 전달되고, 이어서 적어도 하나의 전력 공급 다이(120) 상의 전압 레귤레이터로부터 디바이스 다이(110)의 대응하는 회로로 전달된다. 적어도 하나의 실시예에서, 전력은 배터리(160)로부터 적어도 하나의 전력 공급 다이(120)로 전달되어 PMIC(150)를 우회한다. 도 1a의 예시적인 구성에서, 적어도 하나의 제어 신호가 제어기(159)에 의해 발생되고 신호 연결부(171)를 통해 적어도 하나의 전력 공급 다이(120) 상의 하나 이상의 전압 레귤레이터로 제공된다. 그러한 제어의 예로는, 제한하지 않지만 대응하는 전압 레귤레이터를 턴온하기 위한 인에이블링 신호, 대응하는 전압 레귤레이터를 턴오프하는 디스에이블링 신호, 대응하는 전압 레귤레이터에 의해 출력된 전력 공급 전압의 레벨을 전환시키는 전환 신호, 및 대응하는 전압 레귤레이터의 하나 이상의 작동 특성을 제어하기 위한 다른 제어 신호를 포함한다. 적어도 하나의 실시예에서, PMIC(150)로부터 적어도 하나의 전력 공급 다이(120) 상의 전압 레귤레이터 중 하나 이상으로의 제어 신호 및/또는 신호 연결이 생략된다.
본 명세서에 설명되는 바와 같이, PDN(130)은 디바이스 다이(110)의 다양한 회로에 전력을 전달 및 분배하도록 배치된다. PDN(130)의 임피던스(이하, "PDN 임피던스")는 PDN 임피던스가 제한하지 않지만 성능, 전력 소비, 및 전압 변동을 비롯하여 반도체 디바이스(100)의 하나 이상의 특성에 잠재적으로 영향을 미치기 때문에 설계 고려사항이다. PDN 임피던스는 전력 연결로(131, 132, 133, 134)의 길이에 따라 좌우된다. 전력 연결로(131, 132, 133, 134)의 길이가 짧을수록, PDN 임피던스가 낮고 반도체 디바이스(100)의 전력 성능이 양호해진다. 몇몇 실시예에서, 대응하는 전압 레귤레이터(VR1-VR4)를 갖춘 전력 공급 다이(121-124)를 실제로 가능한 한 가깝게 디바이스 다이(110)의 대응하는 회로(111-114)에 배치함으로써, 전력 연결로(131-134)의 길이를 최소화하고 반도체 디바이스(100)의 PDN 임피던스를 향상시킬 수 있다.
도 1b는 몇몇 실시예에 따른 반도체 디바이스(180)의 개략적인 평면도이다. 반도체 디바이스(180)는 도 1a와 관련하여 설명되는 바와 같이 회로(111-114)를 갖춘 디바이스 다이(110)와, 대응하는 전력 공급 다이(121-124) 상에 대응하는 전압 레귤레이터(VR1-VR4)를 포함한다. 반도체 디바이스(180)는 디바이스 다이(110)를 적어도 부분적으로 봉입하는 몰딩 재료(115)를 더 포함한다. 디바이스 다이(110)와 몰딩 재료(115)는 칩 패키지(116)를 형성한다. 도 1b의 평면도에서, 전력 공급 다이(121-124)는 디바이스 다이(110)의 크기보다 작은 크기를 갖는다. 예컨대, 전력 공급 다이(121-124) 각각은 디바이스 다이(110)의 대응하는 길이, 폭, 또는 영역보다 작은 길이, 폭, 또는 영역 중 적어도 하나를 갖는다. 적어도 하나의 실시예에서, 전력 공급 다이(121-124) 각각은 전력 공급 다이가 평면도에서 디바이스 다이(110)의 외측 둘레 내에 완전히 배치되게 하는 크기 및 형상을 갖는다. 전력 공급 다이(121-124)는 대응하는 회로(111-114)와 디바이스 다이(110)의 두께 방향으로(즉, 도 1b의 지면에 수직인 방향으로) 오버랩하도록 칩 패키지(116)의 표면 위에 실장된다. 그 결과, 전력 공급 다이(121-124)와 대응하는 회로(111-114) 사이의 전력 연결로(131-134)의 길이가 감소되고, 이는 다시 반도체 디바이스(100)의 PDN 임피던스를 감소시킨다. 도 1b와 관련하여 설명된 구성은 예이다. 다른 구성이 다양한 실시예의 범위 내에 있다. 예컨대, 적어도 하나의 실시예에서, 몰딩 재료(115)가 생략되고, 전력 공급 다이(121-124)가 디바이스 다이(110)의 표면 위에 그리고 디바이스 다이(110)의 둘레 내에 실장된다.
도 1c는 몇몇 실시예에 따른 반도체 디바이스(190)의 평면도이다. 반도체 디바이스(190)는 도 1a 및 도 1b와 관련하여 설명된 바와 같이 몰딩 재료(115), 회로(111-114)를 갖춘 디바이스 다이(110), 및 대응하는 전압 레귤레이터(VR1-VR4)를 포함한다. 반도체 디바이스(190)에서, 2개 이상의 전압 레귤레이터는 대응하는 회로들 중 적어도 하나와 디바이스 다이(110)의 두께 방향으로 오버랩하도록 실장되는 단일의 전력 공급 다이에서 실시된다. 예컨대, 전압 레귤레이터(VR3, VR4)는 대응하는 DSP(113) 및 I/O 모듈(114)과 오버랩하도록 실장되는 단일의 전력 공급 다이(125)에서 실시된다. 도 1c와 관련하여 설명된 구성은 예이다. 다른 구성이 다양한 실시예의 범위 내에 있다.
예컨대, 적어도 하나의 실시예에서, 디바이스 다이(110)의 회로를 위한 모든 전압 레귤레이터는 디바이스 다이(110)의 두께 방향으로 디바이스 다이(110)와 오버랩하도록 실장되는 단일의 전력 공급 다이에서 실시된다. 하나 이상의 실시예에서, 전압 레귤레이터(VR1-VR4)는 대응하는 회로(111-114)에 실제로 가능한 한 가깝게 되도록 물리적으로 배치되어 대응한 전력 연결로(131-134)의 길이를 최소화시키고 반도체 디바이스의 PDN 임피던스를 최소화시킨다.
도 2는 몇몇 실시예에 따른 반도체 디바이스(200)의 개략적인 단면도이다. 반도체 디바이스(200)는 칩 패키지(216)를 형성하도록 몰딩 재료(215) 내에 임베딩되는 디바이스 다이(210)와, 칩 패키지(216)의 표면에 부착되는 전력 공급 다이(221, 222)를 포함한다. 전력 공급 다이(221, 222)는 전력을 조절하고 디바이스 다이(210)의 대응하는 회로에 전력을 공급하기 위한 대응하는 전압 레귤레이터(VR1, VR2)를 포함한다. 적어도 하나의 실시예에서, 디바이스 다이(210), 몰딩 재료(215), 칩 패키지(216), 전력 공급 다이(221), 및 전력 공급 다이(222)는 도 1a 내지 도 1c 중 하나 이상과 관련하여 설명된 디바이스 다이(110), 몰딩 재료(115), 칩 패키지(116), 전력 공급 다이(121) 및 전력 공급 다이(122)에 대응한다. 적어도 하나의 실시예에서, 반도체 디바이스(200)는 도 1a와 관련하여 설명된 패키지(140)에 대응한다.
디바이스 다이(210)는 몰딩 재료(215)에 의해 피복되지 않는 표면, 예컨대 도 2의 바닥면 상에 재분배층(RDL; re-distribution layer)(217)을 포함한다. 디바이스 다이(210)의 나머지 면, 즉, 측면(218)과 상부면(219)은 몰딩 재료(215)에 의해 피복된다. RDL(217)은 유전체 층과 번갈아 있는 하나 이상의 도전성 층을 포함하고, 외부 회로로부터 디바이스 다이(210)의 회로, 예컨대 CPU, GPU, DSP 또는 I/O 모듈로 전기 연결을 제공하도록 구성된다. 몇몇 실시예에서, RDL(217)은 하나 이상의 도전성 층을 증착하고, 하나 이상의 도전성 층을 패터닝하며, 하나 이상의 유전체 층을 갖는 결과적인 도전성 패턴들 사이의 공간을 충전함으로써 형성된다. 몇몇 실시예에서, RDL(217)의 하나 이상의 도전성 층은 알루미늄, 구리, 텅스텐, 및/또는 이들의 합금을 포함하는 금속 또는 금속 합금을 포함한다. 몇몇 실시예에서, RDL(217)은 본 명세서에서 설명되는 바와 같이 적어도 일부가 몰딩 재료(215)의 표면 위에서 그리고 디바이스 다이(210)의 외측 둘레를 지나서 연장되어 도전성 범프(243)에 전기 연결을 제공한다.
전력 공급 다이(221) 및 전력 공급 다이(222)는 도 1a와 관련하여 설명된 대응하는 전압 레귤레이터(VR1)와 전압 레귤레이터(VR2)를 포함한다. 적어도 하나의 실시예에서, 전압 레귤레이터(VR1) 및 전압 레귤레이터(VR2)에 의해 제공되는 전력 공급 전압은 디바이스 다이(210)의 대응하는 회로의 상이한 작동 전압에 따라 상이하다. 적어도 하나의 실시예에서, 전압 레귤레이터(VR1)와 전압 레귤레이터(VR2)는 예컨대 디바이스 다이(210)의 대응하는 회로가 동일한 타입인 경우에, 예컨대 다중 코어 구성에서 2개의 코어인 경우에 동일한 전력 공급 전압을 제공하도록 구성된다. 적어도 하나의 실시예에서, (회로들이 동일한 작동 전압을 가질지라도) 2개의 상이한 회로에 대해 2개의 상이한 전압 레귤레이터를 배치함으로써, 전압 레귤레이터 각각은 대응하는 회로에 실제로 가능한 한 가깝게 배치되어 전압 레귤레이터로부터 대응하는 회로까지 대응하는 전력 연결로를 단축시키고 PDN 임피던스를 개선시킨다. 도 2의 예시적인 구성에서, 디커플링 캐패시터(227)가 RDL(217)을 통해 디바이스 다이(210)에 커플링되어 PDN 임피던스를 더욱 개선시킨다. 디커플링 캐패시터(227)의 예로는, 제한하지 않지만 솔리드 탄탈 캐패시터, 알루미늄-폴리머 캐패시터, 알루미늄 전해 캐패시터, 특별한 폴리머 캐패시터, 및 다중 세라믹 캐패시터(MLCC; multiple layer ceramic capacitor)를 포함한다. 적어도 하나의 실시예에서, 디커플링 캐패시터(227)가 생략된다.
전력 공급 다이(221, 222)는 대응하는 도전성 범프(241, 242)를 통해 디바이스 다이(210)의 RDL(217)에 연결된다. 도전성 범프(241, 242)의 예로는, 제한하지 않지만 금속 필라, 및 제어된 붕괴 칩 연결(C4; controlled collapse chip connection) 범프를 포함한다. 적어도 하나의 실시예에서, 금속 필라는 구리 필라를 포함한다. 도전성 범프(243)는 칩 패키지(216) 상에 형성되고 몰딩 재료(215) 위에 RDL(217)의 연장된 부분을 통해 디바이스 다이(210)의 회로에 전기적으로 커플링된다. 도전성 범프(243)는 팬아웃(fan-out) 구성으로 디바이스 다이(210)의 외측 둘레를 둘러싸하도록 배치된다. 도전성 범프(243)는 또한 전력 공급 다이(221, 222)를 둘러싼다. 도전성 범프(243)의 예는, 제한하지 않지만 볼 그리드 어레이(BGA; ball grid array) 내에 배치되는 솔라 볼을 포함한다.
전력 공급 다이(221, 222)는 대응하는 도전성 범프(241, 242)와 RDL(217)을 통해 디바이스 다이(210)의 대응하는 회로에 전기적으로 커플링된다. 예컨대, 전력 공급 다이(222)의 전압 레귤레이터(VR2)는, 하나 이상의 실시예에서 도 1a 내지 도 1c와 관련하여 설명되는 전력 연결로(132)에 대응하는 전력 연결로(232)를 통해 디바이스 다이(210)의 대응하는 회로에 전기적으로 커플링된다. 전력 연결로(232)는 제1 수직부(244), 수평부(245) 및 제2 수직부(246)를 포함한다. 제1 수직부(244)는 대응하는 도전성 범프(243)의 높이에 디바이스 다이(210)의 두께 방향으로 대응한다. 수평부(245)는 RDL(217)의 전력 연결로(232)의 수평 연장에 대응한다. 몇몇 실시예에서, 수평부(245)는 RDL(217)의 2개 이상의 도전성 층에서 전력 연결로(232)의 총 수평 연장에 대응한다. 제2 수직부(246)는 RDL(217)의 전력 연결로(232)의 수직 연장에 대응한다. 몇몇 실시예에서, 제2 수직부(246)는 RDL(217)의 2개 이상의 도전성 및/또는 유전체 층을 가로지르는 전력 연결로(232)의 총 수직 연장에 대응한다.
몇몇 실시예에서, 도전성 범프(241, 242)의 높이는 20 내지 100 ㎛(미크론)의 범위에 있고, RDL(217)에서 층들의 총 두께는 도전성 범프(241, 242)의 높이와 대략 동일하다. 그 결과, 제1 수직부(244)와 제2 수직부(246)의 결합된 길이는 40 내지 200 ㎛의 범위에 있다. 디바이스 다이(210)의 두께 방향의 이 결합된 길이는 평면도에서 디바이스 다이(210)에 대한 전력 공급 다이(222)의 위치에 따라 크게 좌우되지 않는다. 전력 연결로(232)의 총 길이는 수평부(245)의 길이에 따라 좌우된다. 수평부(245)의 길이가 짧으면, 전력 연결로(232)의 총 길이가 짧아지고 PDN 임피던스가 작아진다. 몇몇 실시예에서, 전력 공급 다이(222)를 오버랩시키도록, 또는 다비이스 다이(210)의 대응하는 회로에 실제로 가능한 한 가깝게 배치함으로써, 수평부(245)의 길이가 단축되어 PDN 임피던스가 개선된다.
몇몇 실시예에서, 전력 연결로(232)의 전체 길이는 500 ㎛ 이하이다. 그러한 길이의 전력 연결로에 의해, 하나 이상의 실시예에서, 제한하지 않지만 작은 직류(DC) PDN 임피던스, 작은 교류(AC) PDN 임피던스, 낮은 전압 변동, 짧은 전이 시간, 및 낮은 전력 소비 중 하나 이상의 효과를 달성할 수 있다. 그러한 효과들 중 하나 이상의 달성에 의해, 반도체 디바이스는 하나 이상의 실시예에서 1.5 GHz 대역 위의 용례와 같이 고주파수 용례에 적합하다. 전력 연결로(232)의 전체 길이가 500 ㎛보다 길면, 설명된 효과들 중 하나 이상이 잠재적으로 달성될 수 없다.
전압 레귤레이터와 디바이스 다이의 대응하는 회로 사이에 전력 연결로의 길이가 밀리미터 범위에 있는, 즉 적어도 1000 ㎛인 다른 방안과 비교하여, 몇몇 실시예에 따른 반도체 디바이스는 개선된 PDN 임피던스와 하나 이상의 관련된 효과를 제공한다. 예컨대, 다른 방안에서 보다 긴 전력 연결로는 높은 전압 변동과 높은 전력 소비를 잠재적으로 야기하는 높은 PDN 임피던스를 유발한다. 디바이스 다이의 회로의 구동에 의해 야기되는 높은 전압 변동은 디바이스 다이의 다른 회로에서 오작동을 야기한다. 긴 전력 연결로와 관련된 PDN 임피던스를 감소시키기 위해, 다른 방안은 다수의 디커플링 캐패시터를 이용하는데, 디커플링 캐패시터의 이용은 다시 반도체 디바이스의 비용 및/또는 크기를 증가시킨다. 다른 방안에서의 높은 PDN 임피던스는 또한 긴 천이 시간을 초래하고, 이는 다시 반응을 느리게 하고 전력 소비를 증가시켜, 다른 방안을 디바이스 다이의 회로가 자주 턴온 및 턴오프되는 동적 전력 용례에 잠재적으로 부적합하게 만든다. 몇몇 실시예에 따른 감소된 PDN 임피던스에서는, 전술한 잠재적인 문제들 중 하나 이상을 처리할 수 있다. 예컨대, 적어도 하나의 실시예에서의 낮은 PDN 임피던스는 전압 변동, 천이 시간, 전력 소비, 디커플링 캐패시터의 이용, 및 오작동 위험 중 하나 이상을 감소시키고, 및/또는 적어도 하나의 실시예에서의 반도체 디바이스가 동적 전력 용례에 적합하게 만든다.
도 3은 몇몇 실시예에 따른 반도체 디바이스(300)의 개략적인 단면도이다. 반도체 디바이스(300)는 기판(301), 메모리(302), 패키지(340) 및 PMIC(350)를 포함한다. 몇몇 실시예에서, 패키지(340)는 도 2와 관련하여 설명된 반도체 디바이스(200)에 대응하고, 디바이스 다이(210), 및 디바이스 다이(210)에 부착되는 전력 공급 다이(221, 222)를 포함한다. 몇몇 실시예에서, PMIC(350)는 도 1a에 관련하여 설명된 PMIC(150)에 대응한다.
적어도 하나의 실시예에서, 기판(301)은 인쇄 회로 기판(PCB; printed circuit board)을 포함한다. 다른 적절한 구성이 다양한 실시예의 범위 내에 있다.
메모리(302)는 도전성 범프(303)에 의해 패키지(340) 위에 실장된다. 패키지(340)는 몰딩 재료(215)를 통해 연장되고 도전성 범프(303)를 대응하는 도전성 범프(243)에 전기적으로 커플링하는 쓰루 비아(304)를 더 포함한다. 도전성 범프(303)의 예로는, 제한하지 않지만 금속 필라, C4 범프, 및 솔더 범프를 포함한다. 적어도 하나의 실시예에서, 메모리(302)는 랜덤 엑세스 메모리(RAM; Random Access Memory), 플래시 메모리, 리드 온리 메모리(ROM; Read Only Memory), 전기적으로 프로그래밍 가능한 ROM(EPROM; Electrically Programmable ROM), 전기적으로 소거 및 프로그래밍 가능한 ROM(EEPROM; Electrically Erasable Programmable ROM)을 포함한다. 다른 메모리 구성이 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서, 메모리(302)는 생략된다.
메모리(302)가 실장된 패키지(340)는 도전성 범프(243)를 통해 기판(301) 상에 실장된다. PMIC(350)는 도전성 범프(353)를 통해 기판(301) 상에 실장된다. 도전성 범프(353)의 예로는, 제한하지 않지만 솔더 볼을 포함한다. 도 3의 예시적인 구성에서, PMIC(350)와 패키지(340)는 기판(301)의 동일한 면 상에 실장되고, 적어도 하나의 도체(355)와 대응하는 도전성 범프(243, 353)를 통해 서로 전기적으로 커플링된다. 다른 구성이 다양한 실시예의 범위 내에 있다. 예컨대, 적어도 하나의 실시예에서, 패키지(340)와 PMIC(350)는 기판(301)의 반대쪽 면 상에 실장된다. 패키지(340)와 PMIC(350)를 그러한 구성으로 전기적으로 연결하기 위하여, 비아 등의 하나 이상의 도체가 기판(301)을 통해 형성된다.
도 3의 예시적인 구성에서, 적어도 하나의 도체(355)는 도 1a와 관련하여 설명된 전력 연결부(170) 또는 신호 연결부(171) 중 적어도 하나에 대응한다. 적어도 하나의 실시예에서, 전력은 PMIC(350)로부터 적어도 하나의 도체(355)와 하나 이상의 대응하는 도전성 범프(243), RDL(217), 하나 이상의 대응하는 도전성 범프(241, 242)를 통해 대응하는 전압 레귤레이터(VR1, VR2)로 전달된다. 전압 레귤레이터(VR1, VR2)는 예컨대 전압 레벨을 조절함으로써 수신된 전력을 조절하고, 대응하는 전력 공급 전압을 대응하는 도전성 범프(241, 242)를 통해 디바이스 다이(210)의 대응하는 회로에 공급한다.
디바이스 다이 옆에 실장되는 PMIC에 전압 레귤레이터가 통합되는 다른 방안에서, PMIC의 전압 레귤레이터로부터 디바이스 다이의 대응하는 회로까지 전력 연결로의 길이는 디바이스 다이와 PMIC 사이의 간격을 포함한다. 그러한 간격은 몇몇의 상황에서 적어도 1 mm(밀리미터)이므로 다른 방안에서의 전력 연결로의 길이를 1 mm보다 길게 만들고, 이는 본 명세서에 설명되는 하나 이상의 관련된 문제를 잠재적으로 야기한다. 이와 달리, 몇몇 실시예에 따라 적어도 하나의 전력 공급 다이 상의 전압 레귤레이터를 PMIC와 별개로 실시하고 적어도 하나의 전력 공급 다이를 디바이스 다이에 부착시킴으로써, 전력 연결로의 길이는 본 명세서에 설명된 하나 이상의 이점을 갖는 미크론 범위로 떨어진다. 게다가, 두께가 디바이스 다이와 오버랩하도록 전력 공급 다이를 배치함으로써, 몇몇 실시예는 PMIC와 디바이스 다이를 나란히 배치하는 다른 방안과 달리 반도체 디바이스의 폼 팩터를 감소시킨다.
PCB를 가로질러 디바이스 다이 반대쪽에 실장되는 PMIC에 전압 레귤레이터가 통합되는 다른 방안에서, PMIC의 전압 레귤레이터로부터 디바이스 다이의 대응하는 회로까지 전력 연결로의 길이는 소정 두께의 PCB를 포함하고, 디바이스 다이와 PMIC를 기판의 양면에 연결하는 BGA 볼의 높이를 2배로 만든다. 몇몇 상황에서, PCB의 두께는 약 800 ㎛이고, BGA 볼의 높이는 약 200 ㎛이며, 그 결과 적어도 1.2 mm의 전력 연결로가 초래되고, 이는 본 명세서에 설명된 하나 이상의 관련된 문제를 잠재적으로 야기한다. 이와 달리, 몇몇 실시예에 따라 적어도 하나의 전력 공급 다이 상의 전압 레귤레이터를 PMIC와 별개로 실시하고 적어도 하나의 전력 공급 다이를 디바이스 다이에 부착시킴으로써, 전력 연결로의 길이는 본 명세서에 설명되는 하나 이상의 이점을 갖는 미크론 범위로 떨어진다.
도 4는 몇몇 실시예에 따른 반도체 디바이스(400)의 개략적인 단면도이다. 반도체 디바이스(300)와 비교하여, 반도체 디바이스(400)는 패키지(340) 대신에 패키지(400)를 포함하고, 메모리(302)가 생략되어 있다. 패키지(440)는 도 2의 반도체 디바이스(200)와 관련하여 설명되는 바와 같이 디바이스 다이(210)와, 디바이스 다이(210)에 부착되는 전력 공급 다이(221, 222)를 포함한다. 평면도에서 디바이스 다이(210)의 외측 둘레 외부에 배치되는 도전성 범프(243)를 갖는 팬아웃 구성을 포함하는 반도체 디바이스(200)와 비교하여, 패키지(440)는 평면도에서 디바이스 다이(210)의 외측 둘레 내에 배치되는 도전성 범프(243)를 갖는 팬인(fan-in) 구성을 포함하고, 몰딩 재료(215)는 생략된다. 도전성 범프(243)는 전력 공급 다이(221)를 둘러싼다. 반도체 디바이스(400)가 작동하여 도 1a 내지 도 1c, 도 2 및 도 3 중 하나 이상과 관련하여 본 명세서에 설명된 바와 같은 하나 이상의 효과를 달성한다.
도 5는 몇몇 실시예에 따른 반도체 디바이스(500)의 개략적인 단면도이다. 반도체 디바이스(400)와 비교하여, 반도체 디바이스(500)는 패키지(400) 대신에 패키지(540)를 포함하고, 패키지(540)는 추가 기판(511)과 도전성 범프(543)를 통해 기판(301) 위에 실장된다. 적어도 하나의 실시예에서, 추가 기판(511)은 유기 기판을 포함한다. 다른 기판 구성이 다양한 실시예의 범위 내에 있다. 도전성 범프(543)의 예로는, 제한하지 않지만 솔더 볼을 포함한다. 적어도 하나의 실시예에서, 추가 기판(511)과 도전성 범프(543)가 생략되고, 패키지(540)는 도 3 및 도 4와 관련하여 설명된 바와 같이 도전성 범프(243)를 통해 기판(301) 위에 실장된다.
패키지(440)와 비교하여, 패키지(540)는 디바이스 다이(210)와 전력 공급 다이(221, 222) 사이에 인터포저(501)를 포함한다. 게다가, RDL(217)은 디바이스 다이(210)로부터 생략된다. 적어도 하나의 실시예에서, 인터포저(501)는 하나 이상의 능동 소자를 포함하고 능동 인터포저로서 지칭된다. 적어도 하나의 실시예에서, 인터포저(501)는 능동 소자를 포함하지 않고 수동 인터포저로서 지칭된다. 인터포저(501)는 디바이스 다이(210)와 대면하는 상부면(505)으로부터 전력 공급 다이(221, 222)와 대면하는 하부면(506)으로 연장되는 스루 실리콘 비아(TSV; through-silicon via)(504)를 포함한다. 디바이스 다이(210)의 접촉 패드가 RDL(217)을 통해 외부 회로에 커플링되는 실시예와 비교하여, 반도체 디바이스(500)의 디바이스 다이(210)의 접촉 패드는 도전성 범프(541)에 직접 부착되고, 도전성 범프는 다시 인터포저(501)의 상부면(505) 상의 RDL에 부착된다. 인터포저(501)의 RDL은 TSV(504)를 통해 도전성 범프(241, 242) 및 대응하는 전력 공급 다이(221, 222)에 더 연결되고, 또한 도전성 범프(243)에 연결된다. 도전성 범프(541)의 예로는 제한하지 않지만 구리 필라, 및 C4 범프를 포함한다.
인터포저가 사용되지 않는 실시예와 비교하여, 전압 레귤레이터, 예컨대 전력 공급 다이(222) 상의 전압 레귤레이터(VR2)와, 반도체 디바이스(500)의 디바이스 다이(210)의 대응하는 회로 사이의 전력 연결로(532)는 TSV(504)의 높이 또는 인터포저(501)의 두께에 대응하는 추가 길이를 포함한다. 몇몇 실시예에서, 인터포저(501)의 두께는 100 ㎛보다 크지 않으므로, 소기의 범위, 예컨대 500 ㎛ 이하의 전력 연결로 길이를 여전히 유지할 수 있게 한다. 반도체 디바이스(500)가 작동하여 도 1a 내지 도 1c, 및 도 2 내지 도 4 중 하나 이상과 관련하여 본 명세서에 설명된 바와 같은 하나 이상의 효과를 달성한다.
도 6은 몇몇 실시예에 따른 반도체 디바이스(600)의 개략적인 단면도이다. 반도체 디바이스(400)와 비교하여, 반도체 디바이스(600)는 패키지(440) 대신에 패키지(640)를 포함한다. 패키지(640)는 디바이스 다이(210), 전력 공급 다이(221, 222), 및 추가 기판(601)을 포함한다. 전력 공급 다이(221, 222)는 추가 기판(601) 내에 임베딩된다. 적어도 하나의 실시예에서, 추가 기판(601)은 유기 기판을 포함한다. 다른 기판 구성이 다양한 실시예의 범위 내에 있다.
몇몇 실시예에서, 추가 기판(601) 내에 캐비티가 형성되고, 전력 공급 다이(221, 222)는 캐비티 내에 실장된다. 도전성 필라(614)(예컨대, 구리 필라)가 또한 캐비티 내에 형성되어 전력 공급 다이(221, 222)로부터 추가 기판(601)의 상부면(605)으로 연장된다. 캐비티 내의 나머지 공간은 유전체 재료(예컨대, 유기 유전체 재료)로 충전된다. 추가 기판(601)에 하나 이상의 쓰루 비아(604)가 형성되어 디바이스 다이(210)에 대면하는 상부면(605)으로부터 대응하는 하나 이상의 도전성 범프(243)와 전기 접속하기 위한 하부면(606)으로 연장된다. 추가 기판(601)의 상부면(605) 상에 RDL(도시 생략)이 형성된다. 디바이스 다이(210)는 도 5와 관련하여 설명된 것과 유사한 방식으로 도전성 범프(641)를 통해 추가 기판(601)의 RDL로 연결된다. 도전성 범프(641)의 예로는, 제한하지 않지만 구리 필라와, C4 범프를 포함한다. 몰딩 재료(615)는 디바이스 다이(210) 위에 몰딩되어, 디바이스 다이(210)를 임베딩시키고, 도전성 범프(641)들 사이의 공간을 충전시킨다.
도 3 및 도 4와 관련하여 설명된 실시예와 비교하여, 전압 레귤레이터, 예컨대 전력 공급 다이(222) 상의 전압 레귤레이터(VR2)와, 반도체 디바이스(600)의 디바이스 다이(210)의 대응하는 회로 사이의 전력 연결로(632)는 도전성 필라(614)의 높이에 대응하는 추가 길이를 포함한다. 몇몇 실시예에서, 도전성 필라(614)의 높이는 200 ㎛보다 높지 않으므로, 소기의 범위, 예컨대 500 ㎛ 이하의 전력 연결로 길이를 여전히 유지할 수 있게 한다. 반도체 디바이스(600)가 작동하여 도 1a 내지 도 1c, 및 도 2 내지 도 5 중 하나 이상과 관련하여 본 명세서에 설명된 바와 같은 하나 이상의 효과를 달성한다.
상이한 특징부 및/또는 상이한 실시예를 결합하는 실시예가 본 개시의 범위 내에 있고 다양한 실시예를 검토한 후에 당업자에게 명백할 것이다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 회로와 제2 회로를 포함하는 디바이스 다이;
    대향하는 제1 표면 및 제2 표면과, 상기 제1 표면으로부터 상기 제2 표면으로 연장되는 복수의 쓰루 비아들을 포함하는 인터포저로서, 상기 디바이스 다이는 상기 인터포저의 제1 표면에 부착되는 것인, 상기 인터포저;
    상기 인터포저의 제2 표면에 부착되고, 상기 인터포저를 통해 상기 제1 회로에 전기적으로 커플링되며, 상기 제1 회로를 위한 전력을 공급하도록 구성되는 제1 전력 공급 다이; 및
    상기 제1 전력 공급 다이와 별개인 제2 전력 공급 다이
    를 포함하고,
    상기 제2 전력 공급 다이는 상기 인터포저의 제2 표면에 부착되고, 상기 인터포저를 통해 상기 제2 회로에 전기적으로 커플링되며, 상기 제2 회로를 위한 전력을 공급하도록 구성되며,
    상기 제1 전력 공급 다이 및 제2 전력 공급 다이는 상기 디바이스 다이의 두께 방향으로 상기 디바이스 다이와 오버랩하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 전력 공급 다이 또는 상기 제2 전력 공급 다이 중 적어도 하나는 대응하는 상기 제1 회로 또는 제2 회로와 두께 방향으로 오버랩하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 전력 공급 다이 또는 상기 제2 전력 공급 다이 중 적어도 하나는, 전력 공급 전압을 조절하여 대응하는 상기 제1 회로 또는 제2 회로에 공급하도록 구성되는 전압 레귤레이터를 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 회로 및 상기 제2 회로는 상이한 제1 전력 공급 전압 및 제2 전력 공급 전압을 갖고,
    상기 제1 및 제2 전력 공급 다이는, 대응하는 상기 제1 전력 공급 전압 및 제2 전력 공급 전압을 조절하여 대응하는 상기 제1 회로 및 제2 회로에 공급하도록 구성되는 대응하는 제1 전압 레귤레이터 및 제2 전압 레귤레이터를 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 전력 공급 다이 및 제2 전력 공급 다이와 별개인 전력 관리 다이를 더 포함하며, 상기 전력 관리 다이는 상기 제1 및 제2 전력 공급 다이에 전기적으로 커플링되며, 전력 또는 제어 신호 중 적어도 하나를 상기 제1 전력 공급 다이 및 제2 전력 공급 다이 각각에 공급하도록 구성되는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 디바이스 다이와 상기 인터포저의 제1 표면 사이에 배치되는 복수의 도전성 범프들을 더 포함하고, 상기 복수의 도전성 범프들은 상기 디바이스 다이를 상기 인터포저에 접합시키는 것인, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    제1 회로와 제2 회로를 포함하는 디바이스 다이;
    상기 제1 회로에 전기적으로 커플링되고, 상기 제1 회로를 위한 전력을 공급하도록 구성되는 제1 전력 공급 다이;
    상기 제1 전력 공급 다이와 별개인 제2 전력 공급 다이로서, 상기 제2 전력 공급 다이는 상기 제2 회로에 전기적으로 커플링되고, 상기 제2 회로를 위한 전력을 공급하도록 구성되며, 상기 제1 전력 공급 다이 및 제2 전력 공급 다이는 상기 디바이스 다이에 부착되고, 상기 디바이스 다이의 두께 방향으로 상기 디바이스 다이와 오버랩하는 것인, 상기 제2 전력 공급 다이;
    대향하는 제1 표면 및 제2 표면과, 상기 제1 표면으로부터 상기 제2 표면으로 연장되는 쓰루 비아들을 갖는 인터포저;
    상기 인터포저의 제1 표면과 상기 제1 전력 공급 다이 사이에 배치되고, 상기 제1 전력 공급 다이를 상기 인터포저에 접합시키는 제1 도전성 범프들;
    상기 인터포저의 제1 표면과 상기 제2 전력 공급 다이 사이에 배치되고, 상기 제2 전력 공급 다이를 상기 인터포저에 접합시키는 제2 도전성 범프들; 및
    상기 인터포저의 제2 표면과 상기 디바이스 다이 사이에 배치되고, 상기 디바이스 다이를 상기 인터포저에 접합시키는 제3 도전성 범프
    를 포함하며,
    상기 제1 전력 공급 다이는 상기 제1 도전성 범프들 중 적어도 하나의 제1 도전성 범프, 상기 쓰루 비아들 중 적어도 하나의 쓰루 비아, 및 상기 제3 도전성 범프들 중 적어도 하나의 제3 도전성 범프를 통해 상기 제1 회로에 전기적으로 커플링되고,
    상기 제2 전력 공급 다이는 상기 제2 도전성 범프들 중 적어도 하나의 제2 도전성 범프, 상기 쓰루 비아들 중 적어도 하나의 쓰루 비아, 및 상기 제3 도전성 범프들 중 적어도 하나의 제3 도전성 범프를 통해 상기 제2 회로에 전기적으로 커플링되는 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 회로와 제2 회로를 포함하는 디바이스 다이;
    상기 제1 회로에 전기적으로 커플링되고, 상기 제1 회로를 위한 전력을 공급하도록 구성되는 제1 전력 공급 다이;
    상기 제1 전력 공급 다이와 별개인 제2 전력 공급 다이로서, 상기 제2 전력 공급 다이는 상기 제2 회로에 전기적으로 커플링되고, 상기 제2 회로를 위한 전력을 공급하도록 구성되며, 상기 제1 전력 공급 다이 및 제2 전력 공급 다이는 상기 디바이스 다이에 부착되고, 상기 디바이스 다이의 두께 방향으로 상기 디바이스 다이와 오버랩하는 것인, 상기 제2 전력 공급 다이;
    상기 제1 전력 공급 다이 및 제2 전력 공급 다이가 내부에 임베딩되며, 상기 제1 전력 공급 다이 및 제2 전력 공급 다이로부터 기판의 표면으로 연장되는 도전성 필라(pillar)들을 포함하는 상기 기판; 및
    상기 디바이스 다이와 상기 기판의 표면 사이에 배치되고, 상기 기판을 상기 디바이스 다이에 접합시키는 도전성 범프들
    을 포함하고,
    상기 도전성 범프들은,
    상기 도전성 필라들 중 적어도 하나의 도전성 필라와 함께 상기 제1 전력 공급 다이를 상기 제1 회로에 전기적으로 커플링시키는 적어도 하나의 제1 도전성 범프; 및
    상기 도전성 필라들 중 적어도 하나의 도전성 필라와 함께 상기 제2 전력 공급 다이를 상기 제2 회로에 전기적으로 커플링시키는 적어도 하나의 제2 도전성 범프
    를 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 회로 및 제2 회로를 포함하는 디바이스 다이;
    대향하는 제1 표면 및 제2 표면과, 상기 제1 표면으로부터 상기 제2 표면으로 연장되는 복수의 쓰루 비아들을 포함하는 인터포저로서, 상기 디바이스 다이는 상기 인터포저의 제1 표면에 부착되는 것인, 상기 인터포저;
    상기 인터포저의 제2 표면에 부착되고, 상기 인터포저를 통해 상기 제1 회로에 전기적으로 커플링되며, 전력 공급 전압을 조절하여 상기 제1 회로에 공급하도록 구성되는 전압 레귤레이터를 포함하는 제1 전력 공급 다이;
    상기 인터포저의 제2 표면에 부착되고, 상기 인터포저를 통해 상기 제2 회로에 전기적으로 커플링되며, 상기 제2 회로에 전력을 공급하도록 구성되는 제2 전력 공급 다이; 및
    상기 제1 전력 공급 다이 및 상기 제2 전력 공급 다이와 별개인 전력 관리 다이
    를 포함하고,
    상기 전력 관리 다이는 상기 제1 전력 공급 다이 또는 상기 제2 전력 공급 다이 중 적어도 하나의 전력 공급 다이에 전기적으로 커플링되고, 전력 또는 제어 신호 중 적어도 하나를 상기 제1 전력 공급 다이 또는 상기 제2 전력 공급 다이 중 상기 적어도 하나의 전력 공급 다이의 전압 레귤레이터에 공급하도록 구성되는 것인, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    제1 회로 및 제2 회로를 포함하는 디바이스 다이;
    대향하는 제1 표면 및 제2 표면과, 상기 제1 표면으로부터 상기 제2 표면으로 연장되는 복수의 쓰루 비아들을 포함하는 인터포저로서, 상기 디바이스 다이는 상기 인터포저의 제1 표면에 부착되는 것인, 상기 인터포저;
    상기 인터포저의 제2 표면에 부착되고, 상기 인터포저를 통해 상기 제1 회로에 전기적으로 커플링되는 제1 전력 공급 다이로서, 상기 제1 전력 공급 다이는 전력 공급 전압을 조절하여 상기 제1 회로에 공급하도록 구성되는 전압 레귤레이터를 포함하는 것인, 상기 제1 전력 공급 다이; 및
    상기 인터포저의 제2 표면에 부착되고, 상기 인터포저를 통해 상기 제2 회로에 전기적으로 커플링되며, 상기 제2 회로에 전력을 공급하도록 구성된 제2 전력 공급 다이
    를 포함하고,
    상기 제1 전력 공급 다이 또는 상기 제2 전력 공급 다이 중 적어도 하나는 상기 디바이스 다이의 두께 방향으로 상기 디바이스 다이와 오버랩하고, 상기 제1 전력 공급 다이로부터 상기 제1 회로까지의 전력 연결 경로의 길이, 또는 상기 제2 전력 공급 다이로부터 상기 제2 회로까지의 전력 연결 경로 길이 중 적어도 하나는 500 ㎛ 이하인 것인, 반도체 디바이스.
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