CN107768344B - 半导体封装系统整合装置及其制造方法 - Google Patents

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Abstract

本申请涉及半导体封装领域，公开了一种半导体封装系统整合装置及其制造方法。装置可以包括：重布线层，包含第一扇入焊盘及第二扇入焊盘、中间焊盘、及扇入线路，扇入线路连接第一扇入焊盘与第二扇入焊盘并连接至中间焊盘；安装在重布线层的第一表面上的处理器芯片与存储器芯片堆栈体；形成在重布线层上的塑封料，塑封料至少密封处理器芯片的侧边及存储器芯片堆栈体的侧边；形成在重布线层的第二表面上线路薄膜，线路薄膜具有电连接中间焊盘的扇出线路及与扇出线路电连接的端子焊盘，线路薄膜实质覆盖于所述重布线层的所述第二表面，以组成复合式芯片载体；以及植接在端子焊盘上的焊球。

Description

半导体封装系统整合装置及其制造方法
技术领域
本申请涉及半导体封装领域，具体地，涉及一种半导体封装系统整合装置及其制造方法。
背景技术
三维立体封装(3D)是在垂直于芯片表面的方向上堆叠，互连两片以上晶粒的封装。其空间占用小，电性能稳定，是一种高级的系统级封装(SIP，System-In-Package)封装技术。目前先进的3D集成是基于晶圆级封装的系统级架构，内部含有多种器件的叠层，并经由硅通孔(Through Si Via，TSV)在垂直方向(Z方向)相互连接。在封装技术中，致力于缩短封装的芯片与基板上的焊球之间的信号传输距离以及降低形状因素(form factor)。
发明内容
本申请的目的是提供一种半导体封装系统整合装置及其制造方法，能够缩短信号传输距离。
为实现上述目的，本申请的一个方面提供一种半导体封装系统整合装置，包括：重布线层，包含在第一表面的第一扇入焊盘及第二扇入焊盘、在第二表面的中间焊盘、及扇入线路，所述扇入线路连接所述第一扇入焊盘与所述第二扇入焊盘并连接至所述中间焊盘；处理器芯片与存储器芯片堆栈体，安装在所述重布线层的所述第一表面上，所述处理器芯片接合至所述第一扇入焊盘，所述存储器芯片堆栈体接合至所述第二扇入焊盘，并经由所述扇入线路互相电连接所述处理器芯片与所述存储器芯片堆栈体；塑封料，形成在所述重布线层上，所述塑封料至少密封所述处理器芯片的侧边及所述存储器芯片堆栈体的侧边；线路薄膜，形成在所述重布线层的所述第二表面上，其中所述线路薄膜具有电连接所述中间焊盘的扇出线路及与所述扇出线路电连接的端子焊盘，所述线路薄膜实质覆盖于所述重布线层的所述第二表面，以组成复合式芯片载体；以及焊球，植接在所述端子焊盘上。
可选地，所述重布线层的所述扇入线路具有不大于5微米的线宽/线距，所述线路薄膜的所述扇出线路具有大于10微米的线宽/线距。
可选地，所述扇入线路的材质至少包含铜与铝的其中之一。
可选地，所述扇出线路的材质至少包含铜。
可选地，所述线路薄膜包含用于覆晶载板的调质增层薄膜。
可选地，所述中间焊盘的节距不小于用于形成所述线路薄膜的所述扇出线路的制程所允许的最小节距。
可选地，所述线路薄膜的所述扇出线路是通过印刷电路板制程来形成的。
本申请的另一方面提供一种用于制造半导体封装系统整合装置的方法，包括：在中介板上形成重布线层，所述重布线层包含在第一表面的第一扇入焊盘及第二扇入焊盘、在第二表面的中间焊盘及扇入线路，所述扇入线路连接所述第一扇入焊盘与所述第二扇入焊盘并连接至所述中间焊盘；在所述重布线层的所述第一表面上安装处理器芯片与存储器芯片堆栈体，所述处理器芯片接合至所述第一扇入焊盘，所述存储器芯片堆栈体接合至所述第二扇入焊盘，并经由所述扇入线路互相电连接所述处理器芯片与所述存储器芯片堆栈体；在所述重布线层上形成塑封料，所述塑封料至少密封所述处理器芯片的侧边及所述存储器芯片堆栈体的侧边；去除所述中介板，以暴露所述重布线层的所述第二表面及所述中间焊盘；在所述重布线层的所述第二表面上形成线路薄膜，其中所述线路薄膜具有电连接所述中间焊盘的扇出线路及与所述扇出线路电连接的端子焊盘，所述线路薄膜实质覆盖于所述重布线层的所述第二表面，以组成复合式芯片载体；以及在所述端子焊盘上植接焊球。
可选地，通过对所述中介板进行背面研磨来去除所述中介板。
可选地，所述中介板是晶圆形式的硅载板。
可选地，该方法还包括：在安装所述处理器芯片与所述存储器芯片堆栈体的步骤中所使用的芯片安装方法包含倒装芯片键合。
可选地，形成所述线路薄膜的步骤包括：步骤S1：在所述重布线层的所述第二表面上层压形成一电介质层；步骤S2：对所述电介质层进行钻孔以露出所述中间焊盘；步骤S3：在所述电介质层上沉积金属种晶层，所述金属种晶层经由所述电介质层的开孔覆盖连接所述中间焊盘；步骤S4：在金属种晶层上形成光致抗蚀剂干膜；步骤S5：对所述光致抗蚀剂干膜进行光刻处理；步骤S6：镀铜在所述金属种晶层位于所述光致抗蚀剂干膜的遮盖区之外的部位上；步骤S7：对所述光致抗蚀剂干膜进行去膜处理；步骤S8：刻蚀在镀铜区以外的所述金属种晶层，以形成期望的电路图案，所述电路图案包含所述扇出线路的对应层图案；以及重复步骤S1至步骤S8，以形成所述线路薄膜。
通过上述技术方案，根据本申请实施方式的半导体封装，其存储器芯片堆栈体和/或处理器芯片与基板底部焊球之间的电连接路径只是重布线薄膜与基板中的电路，信号距离更短，由此能够改善信号完整性以及功耗。
本申请的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1是示出根据本申请第一实施方式的半导体封装系统整合装置的剖视图；
图2是示出根据本申请第二实施方式的半导体封装系统整合装置的剖视图；
图3A至图3I是示出根据本申请的实施方式的用于制造半导体封装系统整合装置的方法的剖视图；以及
图4示出在实施根据本申请的实施方式的用于制造半导体封装系统整合装置的方法中使用的中介板的形式。
附图标记说明
100半导体封装系统整合装置 111电路
112焊盘 120存储器芯片堆栈体
121焊盘 122第一凸块
123存储器晶粒 124TSV
130处理器芯片 131焊盘
132第二凸块 140塑封料
141第一底部填充料 142第二底部填充料
150硅中介板 151TSV
152焊盘 160第三底部填充料
161C4凸块 170基板
171电路 172焊盘
173端子焊盘 174焊球
200半导体封装系统整合装置 210线路薄膜
211扇出线路 212端子焊盘
213阻焊层 214焊球
215电介质层 220重布线层
220A第一表面 220B第二表面
221第一扇入焊盘 221A第二扇入焊盘
222中间焊盘 223扇入线路
230存储器芯片堆栈体 231第一焊盘
232第一凸块 233存储器晶粒
234硅通孔 240处理器芯片
241第二焊盘 242第二凸块
250塑封料 251第一底部填充料
252第二底部填充料 310中介板
320临时载体 330金属种晶层
340光致抗蚀剂干膜
具体实施方式
以下结合附图对本申请的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。
在本申请中，在未作相反说明的情况下，使用的方位词如“上、下、左、右”通常是指参照附图所示的上、下、左、右。“内、外”是指相对于各部件本身轮廓的内、外。
在附图中，示出的形状根据制造工艺和/或容差可以有变形。因此，本申请的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的相对尺寸或距离。
图1是示出根据本申请第一实施方式的半导体封装系统整合装置的剖视图。参考图1，根据本申请第一实施方式的半导体封装系统整合装置100可以包括重布线层(RDL，Re-Distribution Layer)110，具有第一表面和与第一表面相反的第二表面。重布线层110包括在重布线层110内的电路111和在第一表面的焊盘112。焊盘112与电路111电连接。
具体来说，重布线层110可以包括介电层和形成在介电层中的电路111。介电层可以包括例如高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层还可以包括其他绝缘材料。例如，可以采用重布线技术在介电层中形成电路111以及与电路电连接的焊盘112。RDL技术是本领域技术人员所知的技术，本文不再赘述。在本申请的一个实施方式中，电路111的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，电路111的材料可以包括其他金属或金属以外的其他类型的导电材料，例如金、银、铂。在本申请的一个实施方式中，电路111和焊盘可以使用相同的材料。在本申请的另一实施方式中，电路111和焊盘可以使用不同的材料。
半导体封装系统整合装置100还可以包括存储器芯片堆栈体120与处理器芯片130，安装在重布线层110的第一表面上，存储器芯片堆栈体120和处理器芯片130可以键合至焊盘112中的对应焊盘112，并经由电路111互相电连接存储器芯片堆栈体120与处理器芯片130。例如，可以通过焊接的方式将存储器芯片堆栈体120和处理器芯片130分别焊接到对应的焊盘112。但是，本领域技术人员可以理解，处理器芯片130和存储器芯片堆栈体120与焊盘112的键合方式不限于焊接，其他能够将处理器芯片130和存储器芯片堆栈体120与焊盘112固定并实现电连接的方式也是适用的。
半导体封装系统整合装置100可以是3D IC芯片封装。例如，存储器芯片堆栈体120可以包括多个层叠的存储器晶粒(die)123，多个存储器晶粒123可以通过硅通孔(ThroughSi Via，TSV)234相互连接。底部的存储器晶粒123设置有焊盘121以及在焊盘121上形成的第一凸块122。存储器芯片堆栈体120例如可以是随机存储存储器(RAM)。RAM的示例可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。在本申请优选实施方式中，存储器芯片堆栈体120可以是DRAM。
处理器芯片130可以包括至少一个逻辑芯片，例如图形处理单元(GraphicProcessing Unit，GPU)芯片、中央处理单元(Central Processing Unit，CPU)芯片、系统级芯片(System on Chip，SOC)。处理器芯片130底部可以设置有焊盘131以及在焊盘131上形成的第二凸块132。
存储器芯片堆栈体120的第一凸块122和处理器芯片130的第二凸块132可以被键合到重布线层110。具体来说，第一凸块122和第二凸块132例如可以通过焊接的方式被键合到对应的焊盘112。焊接的方式可以包括回流焊。
半导体封装系统整合装置200还可以包括形成在重布线层110上的塑封料140。塑封料140可以至少密封处理器芯片130的侧边以及存储器芯片堆栈体120的侧边。塑封料140例如可以是环氧树脂模塑料(Epoxy Molding Compound，EMC)，但本领域技术人可以理解，塑封料140可以包括其他类型的绝缘材料。
半导体封装系统整合装置200还可以包括填充存储器芯片堆栈体120与重布线层110的第一表面之间的空间的第一底部填充料(Underfill)141和填充处理器芯片130与第一表面之间的空间的第二底部填充料142。第一底部填充料141和第二底部填充料142例如可以包括环氧树脂模塑料(Epoxy Molding Compound，EMC)。在本申请的可替换实施方式中，第一底部填充料141和第二底部填充料142可以是不同的材料。
半导体封装系统整合装置200还可以包括形成在重布线层110的第二表面上的硅中介板150。硅中介板150可以包括TSV 151以及在硅中介板150的底面上的焊盘152。TSV151电连接重布线层110的电路111和硅中介板150的焊盘152。在另一实施方式中，硅中介板150可以包括通过重布线技术形成的电路。因此硅中介板150也可以称为RDL/TSV硅中介板。
半导体封装系统整合装置200还可以包括凸块161。凸块161例如可以是C4凸块。
半导体封装系统整合装置200还可以包括基板170。基板170例如可以是有机封装基板。基板170可以包括设置在基板170顶面的焊盘172，形成在基板170内部的电路171以及设置在基板170底面的端子焊盘173，电路171将焊盘172和端子焊盘173电连接。在端子焊盘173上可以植接焊球174。可以通过焊接的方式将凸块161的两端分别键合到焊盘152和焊盘172。第三底部填充料160可以填充在硅中介板150与基板170之间的空间。第三底部填充料160例如可以包括环氧树脂模塑料(Epoxy Molding Compound，EMC)。在这种情况中，塑封料140还可以密封重布线层110、硅中介板150、第三底部填充料160的侧边。
从图1中可以看出，在图1示出的实施方式中，重布线层110与基板170之间的电路互连是通过硅中介板150中的TSV 151和硅中介板150与该基板170之间的C4凸块161。也就是说，硅中介板150与基板170之间存在接合缝隙，该接合缝隙内部需要填充底部填充料(例如第三底部填充料160)，由此占据了一定额度的封装厚度，导致形状因素大。此外，由于硅中介板150的TSV 151和C4凸块161，这种封装结构会造成信号传输距离较长，导致信号完整性性能差、功耗大。另外，使用RDL/TSV硅中介板也会导致成本更高。
针对图1示出的实施方式中的一些缺陷，本申请还提供了一种改进的方案。图2是示出根据本申请第二实施方式的半导体封装系统整合装置的剖视图。参考图2，根据本申请第二实施方式的半导体封装系统整合装置200可以包括重布线层(RDL，Re-DistributionLayer)220，具有第一表面220A和与第一表面220A相反的第二表面220B。重布线层220包括在第一表面220A的第一扇入焊盘(Fan-in Pad)221和第二扇入焊盘221A、在第二表面220B的中间焊盘222、及扇入线路223，扇入线路223连接第一扇入焊盘221与第二扇入焊盘221A并连接至中间焊盘222。
具体来说，重布线层220可以包括介电层和形成在介电层中的电路。介电层可以包括例如高分子薄膜材料，例如苯并环丁烯(BCB)、聚酰亚胺(PI)等，但不限于此。介电层还可以包括其他绝缘材料。例如，可以采用重布线技术在介电层中形成电路，电路可以包括第一扇入焊盘221、第二扇入焊盘221A、中间焊盘222以及扇入线路223。RDL技术是本领域技术人员所知的技术，本文不再赘述。在本申请的一个实施方式中，扇入线路223的材料可以包含铜和铝中的一者。但是，本领域技术人员可以理解，扇入线路223的材料可以包括其他金属或金属以外的其他类型的导电材料，例如金、银、铂。在本申请的一个实施方式中，第一扇入焊盘221、第二扇入焊盘221A、中间焊盘222以及扇入线路223可以使用相同的材料。在本申请的另一实施方式中，第一扇入焊盘221、第二扇入焊盘221A、中间焊盘222以及扇入线路223可以使用不同的材料。在本申请的一个实施方式中，扇入线路223可以具有不大于5微米(μm)的线宽/线距。
半导体封装系统整合装置200还可以包括存储器芯片堆栈体230与处理器芯片240，安装在重布线层220的第一表面220A上，处理器芯片240接合至第一扇入焊盘221，存储器芯片堆栈体230接合至第二扇入焊盘221A，并经由扇入线路223互相电连接处理器芯片240与存储器芯片堆栈体230。例如，可以通过焊接的方式将处理器芯片240和存储器芯片堆栈体230分别焊接到第一扇入焊盘221和第二扇入焊盘221A。但是，本领域技术人员可以理解，处理器芯片240和存储器芯片堆栈体230与第一扇入焊盘221和第二扇入焊盘221A的接合方式不限于焊接，其他能够将处理器芯片240和存储器芯片堆栈体230与第一扇入焊盘221和第二扇入焊盘221A固定并实现电连接的方式也是适用的。
半导体封装系统整合装置200可以是3D IC芯片封装。例如，存储器芯片堆栈体230可以包括多个层叠的存储器晶粒(Die)233，多个存储器晶粒233可以通过TSV 234相互连接。底部的存储器晶粒233设置有焊盘231以及在焊盘231上形成的第一凸块232。存储器芯片堆栈体230例如可以是随机存储存储器(RAM)。RAM的示例可以包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。在本申请优选实施方式中，存储器芯片堆栈体230可以是DRAM。在本申请可替换实施方式中，存储器芯片堆栈体230可以包括存储器晶粒与其他类型的晶粒(例如逻辑晶粒，例如CPU)的组合。
处理器芯片240可以包括至少一个逻辑芯片，例如图形处理单元(GraphicProcessing Unit，GPU)芯片、中央处理单元(Central Processing Unit，CPU)芯片、系统级芯片(System on Chip，SOC)。处理器芯片240底部可以设置有焊盘241以及在焊盘241上形成的第二凸块242。
存储器芯片堆栈体230的第一凸块232和处理器芯片240的第二凸块242可以被键合到重布线层220。具体来说，第一凸块232例如可以通过焊接的方式被键合到第二扇入焊盘221A，第二凸块242例如可以通过焊接的方式被键合到第一扇入焊盘221。焊接的方式可以包括回流焊。
半导体封装系统整合装置200还可以包括形成在重布线层220上的塑封料250。塑封料250可以至少密封处理器芯片240的侧边以及存储器芯片堆栈体230的侧边。塑封料250例如可以是环氧树脂模塑料(Epoxy Molding Compound，EMC)，但本领域技术人可以理解，塑封料250可以包括其他类型的绝缘材料。
半导体封装系统整合装置200还可以包括填充存储器芯片堆栈体230与重布线层220的第一表面220A之间的空间的第一底部填充料(Underfill)251和填充处理器芯片240与第一表面220A之间的空间的第二底部填充料252。第一底部填充料251和第二底部填充料252例如可以包括环氧树脂模塑料(Epoxy Molding Compound，EMC)。在本申请的可替换实施方式中，第一底部填充料251和第二底部填充料252可以是不同的材料。
半导体封装系统整合装置200还可以包括线路薄膜210，形成在重布线层220的第二表面220B上，其中线路薄膜210具有电连接中间焊盘222的扇出线路211及与扇出线路211电连接的端子焊盘212，线路薄膜210实质覆盖于重布线层220的第二表面220B，以组成复合式芯片载体。
线路薄膜210可以包括高分子树脂。例如，线路薄膜210可以包含用于覆晶载板的调质增层薄膜(Ajinomoto Build-up Film，ABF)。ABF是一种用增层法逐层形成的线路薄膜，内部的介电层的基本材质可以是环氧树脂，其中另行填充有二氧化硅粒子，以调整薄膜的热膨胀系数与导热率。但本领域技术人员可以理解，其他合适的材料也是可能的。线路薄膜210可以包括电介质层215，形成在电介质层215内的扇出线路211，以及设置在线路薄膜210的底面上且与扇出线路211电连接的端子焊盘212。例如，可以使用印刷电路板(PrintedCircuit Board，PCB)制程来形成扇出线路211。在本申请的实施方式中，扇出线路211的材料可以包括金、银、铂、铝、铜。在优选实施方式中，扇出线路211的材料可以包括铜。在本申请的实施方式中，扇出线路211具有大于(>)10微米(μm)的线宽/线距。半导体封装系统整合装置200还可以包括形成在线路薄膜210底面的端子焊盘212上的焊球214。例如可以使用植球工艺将焊球214，植接在端子焊盘212上。
在本申请的实施方式中，半导体封装系统整合装置200位于线路薄膜210的底面的阻焊层(Solder Mask)213，该阻焊层213不覆盖线路薄膜210底面上的端子焊盘212。另外，在端子焊盘212上植接焊球214之前可以先对端子焊盘212的表面进行表面抛光。
在本申请的一个实施方式中，其中扇出线路211使用印刷电路板(PrintedCircuit Board，PCB)制程来形成，可以使得中间焊盘222的节距不小于用于形成线路薄膜210的扇出线路211的制程所允许的最小节距。
根据本申请实施方式的半导体封装系统整合装置200，其存储器芯片堆栈体230和/或处理器芯片240与线路薄膜210底部焊球214之间的电连接路径只是重布线层220与线路薄膜210中的电路，与图1示出的实施方式的半导体封装系统整合装置100使用中介板和C4凸块相比，其信号距离更短，由此能够改善信号完整性以及功耗。另外，由于避免使用有硅通孔(TSV)的中介板和C4凸块，根据本申请实施方式的半导体封装系统整合装置200的尺寸也能够相对减小，能够使形状因素更小。再者，硅通孔(TSV)的中介板成本较高，因此根据本申请实施方式的半导体封装系统整合装置200由于避免使用硅通孔(TSV)的中介板，因此成本相对较低。
根据本申请实施方式的半导体封装系统整合装置200可以在晶圆载体或板载体上制程，由此能够缩短循环时间并降低成本。
本申请的实施方式还提供一种用于制造半导体封装系统整合装置的方法。参考图2所示的根据本申请实施方式的半导体封装系统整合装置200可以使用该方法来制造。下面将进一步详细描述该方法。
作为总的构思，根据本申请的实施方式的用于制造半导体封装系统整合装置的方法可以包括以下步骤：
在中介板上形成重布线层，重布线层包含在第一表面的第一扇入焊盘及第二扇入焊盘、在第二表面的中间焊盘及扇入线路，扇入线路连接第一扇入焊盘与第二扇入焊盘并连接至中间焊盘；
在重布线层的第一表面上安装处理器芯片与存储器芯片堆栈体，处理器芯片至第一扇入焊盘，存储器芯片堆栈体接合至第二扇入焊盘，并经由扇入线路互相电连接处理器芯片与存储器芯片堆栈体；
在重布线层上形成塑封料，塑封料至少密封处理器芯片的侧边及存储器芯片堆栈体的侧边；
去除中介板，以暴露重布线层的第二表面及中间焊盘；
在重布线层的第二表面上形成线路薄膜，其中线路薄膜具有电连接中间焊盘的扇出线路及与扇出线路电连接的端子焊盘，线路薄膜实质覆盖于重布线层的第二表面，以组成复合式芯片载体；以及
在端子焊盘上植接焊球。
更具体地说，图3A至图3I是示出根据本申请的实施方式的用于制造半导体封装系统整合装置的方法的剖视图。参考图3A至图3I，根据本申请的实施方式的用于制造半导体封装系统整合装置的方法可以包括以下步骤。
参考图3A，在步骤S102中，提供一中介板310，在中介板310上形成重布线层220。例如，可以使用重布线技术在中介板310上形成重布线层220。中介板310例如可以是硅载板。重布线技术是本领域所知的技术，简单来说，可以在中介板310上形成介电层(钝化层)，例如并环丁烯(BCB)、聚酰亚胺(PI)等。然后在介电层上形成重布线金属化层(例如通过电镀铜的方式来形成)。使用光刻和刻蚀工艺对金属化层进行处理以形成期望的电路图案(包括例如第一扇入焊盘221、第二扇入焊盘221A、扇入线路223)。所使用的半导体光刻工具可以包括步进光刻机(Stepper)或扫描光刻机(Scanner)。在本申请一实施方式中，扇入线路223具有不大于5微米的线宽/线距。之后用焊料掩膜覆盖金属化层并钻孔以形成焊盘(例如，第一扇入焊盘221、第二扇入焊盘221A)。
在步骤S104中，将存储器芯片堆栈体230和处理器芯片240贴片(Die Bonding)到重布线层220。图4示出在实施根据本申请的实施方式的用于制造半导体封装系统整合装置的方法中使用的中介板的形式。如图4所示，中介板310可以是晶圆形式的硅中介板，可以将多个存储器芯片堆栈体230和多个处理器芯片240贴片在晶圆形式的硅载板上。例如安装处理器芯片240与存储器芯片堆栈体230的步骤中所使用的芯片安装方法可以包含倒装芯片键合(Flip-chip Bonding)。
参考图3B，在步骤S106中，使用底部填充料(例如第一底部填充料251和第二底部填充料252)分别填充存储器芯片堆栈体230和处理器芯片240与重布线层220之间的空间，并使用塑封料250塑封存储器芯片堆栈体230和处理器芯片240的侧边。底部填充料和/或塑封料可以包括EMC。
在步骤S108中，将存储器芯片堆栈体230和处理器芯片240焊接到重布线层220。例如，可以使用回流焊将存储器芯片堆栈体230和处理器芯片240的凸块(第一凸块232和第二凸块242)焊接到重布线薄膜220的对应焊盘(例如，第二扇入焊盘221A和第一扇入焊盘221)。
参考图3C，在步骤S110中，对中介板310进行背面研磨以暴露位于重布线层220底面的中间焊盘222。背面研磨技术是本领域所知的技术。
在本申请的可替换实施方式中，可以使用其他的方式来代替背部研磨技术。例如可以使用晶圆支撑系统(Wafer Support System，WSS)。具体地，可以在玻璃片或半导体载板上图上紫外线(UV)感光粘胶，在载板上形成重布线层220。在步骤S108之后对UV感光粘胶进行照光使其失去粘性，就可以将重布线层220剥离，而载板可以重复使用。
参考图3D，在步骤S112中，将在步骤S110之后得到的结构倒置并键合到一临时载体320(例如粘合)。也就是说，存储器芯片堆栈体230和处理器芯片240的顶面被粘合到临时载体320。
在步骤S114中，在重布线层220的底面(第二表面)上形成线路薄膜210，该线路薄膜210的扇出线路211与重布线层220底面的中间焊盘222电连接。例如，可以使用印刷电路板(PCB)制程来形成扇出线路211。扇出线路211可以具有大于10微米的线宽/线距。具体来说，步骤S114可以包括以下步骤。
参考图3D，在步骤S1141中，在重布线层220的底面(第二表面)上形成一电介质层215，该电介质层215可以包括树脂材料薄膜。该树脂材料例如可以是ABF。在步骤S1142中，对电介质层215进行钻孔以露出中间焊盘222。钻孔可以包括例如机械钻孔或激光钻孔。参考图3E，在步骤S1143中，在电介质层215上形成金属种晶层330。金属种晶层330例如可以是铜种晶层。例如可以通过化学气相沉积(CVD)的方式来沉积铜种晶层330。金属种晶层330经由电介质层215的开孔覆盖连接中间焊盘222。在步骤S1144中，在金属种晶层330上形成光致抗蚀剂干膜340。在步骤S1145中，使用光刻技术对光致抗蚀剂干膜340进行光刻处理。例如，光刻可以使用激光直接成像(LDI)和显影。参考图3F，在步骤S1146中，对金属种晶层330进行镀铜处理，即镀铜在金属种晶层330位于光致抗蚀剂干膜340的遮盖区之外的部位上。镀铜可以包括化学镀铜或电镀铜。参考图3G，在步骤S1147中，对光致抗蚀剂干膜340进行去膜处理；在步骤S1148中，刻蚀金属种晶层330，即刻蚀在镀铜区以外的金属种晶层330，以形成期望的电路图案，电路图案包含扇出线路211的对应层图案。以及重复上述步骤，以最终形成线路薄膜210。也就是说，通过重复步骤S1141至步骤S1148，可以形成具有期望电路图案和期望厚度的线路薄膜210。
参考图3H，在步骤S115中，在线路薄膜210底面形成阻焊层213。该阻焊层213不覆盖线路薄膜210底面上的端子焊盘212。
在步骤S116中，对端子焊盘212的表面进行表面抛光，并将半导体封装从临时载体320剥离。
参考图3I，在端子焊盘212上植接焊球214并切割分离(Singulation)。
通过上述实施方式的用于制造半导体封装系统整合装置的方法，可以制造上述参考图2描述的根据本申请实施方式的半导体封装系统整合装置。
根据本申请实施方式的用于制造半导体封装系统整合装置的方法在制造半导体封装系统整合装置过程中，直接形成重布线层和线路薄膜，避免在重布线层与线路薄膜之间加入增加成本的RDL/TSV硅中介板和C4凸块，由此能够缩短信号传输距离，从而改善信号完整性以及功耗，同时可以使得半导体封装的形状因素更小，成本也相对较低。
根据本申请实施方式的半导体封装系统整合装置可以在晶圆载体或板载体上制程，由此能够缩短循环时间并降低成本。
根据本申请实施方式的用于制造半导体封装系统整合装置的方法可以应用于晶圆级芯片尺寸封装(Wafer Level Chip Size Package，WLCSP)工艺中，尤其是扇出式(Fan-out)WLCSP(FOWLCSP)工艺中。
虽然在本申请的实施方式中描述了根据本申请实施方式的半导体封装的特定组件和/或细节，但是本领域技术人员可以理解，半导体封装还可以包括其他的组件和/或细节，由于这些其他的组件和/或细节是本领域技术人员所知的，因此为了突出本申请实施方式的发明构思，这些其他的组件和/或细节在本申请中省略或未详细描述，但在不背离本申请的发明主旨的情况下，这些其他的组件和/或细节也属于本申请公开的范围。
虽然在本申请的实施方式中描述了根据本申请实施方式的用于制造半导体的方法的主要步骤，但是本领域技术人员可以理解，在实际操作中可以根据工艺的需要增加、删减和/或修改步骤。另外，为了突出本申请的发明构思，一些在实际操作中可能需要的本领域技术人员所公知的一些步骤在本申请中省略或未详细描述，但在不背离本申请的发明主旨的情况下，这些步骤也属于本申请公开的范围。
以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所公开的内容。

Claims (12)

1.一种半导体封装系统整合装置，其特征在于，包括：
重布线层，包含在第一表面的第一扇入焊盘及第二扇入焊盘、在第二表面的中间焊盘、及扇入线路，所述扇入线路连接所述第一扇入焊盘与所述第二扇入焊盘并连接至所述中间焊盘，以所述重布线层的介电层的隔离以及所述中间焊盘的中央部往所述第二表面浮凸的方式，所述第二表面仅显露所述中间焊盘而不显露所述扇入线路；
处理器芯片与存储器芯片堆栈体，安装在所述重布线层的所述第一表面上，所述处理器芯片接合至所述第一扇入焊盘，所述存储器芯片堆栈体接合至所述第二扇入焊盘，并经由所述扇入线路互相电连接所述处理器芯片与所述存储器芯片堆栈体；
塑封料，形成在所述重布线层上，所述塑封料至少密封所述处理器芯片的侧边及所述存储器芯片堆栈体的侧边；
线路薄膜，以紧贴附的方式形成在所述重布线层的所述第二表面上，其中所述线路薄膜具有电连接所述中间焊盘的扇出线路及与所述扇出线路电连接的端子焊盘，所述线路薄膜实质覆盖于所述重布线层的所述第二表面，以组成复合式芯片载体，所述线路薄膜的所述扇出线路的线宽/线距大于所述重布线层的所述扇入线路的线宽/线距；以及
焊球，植接在所述端子焊盘上。
2.根据权利要求1所述的半导体封装系统整合装置，其特征在于，所述重布线层的所述扇入线路具有不大于5微米的线宽/线距，所述线路薄膜的所述扇出线路具有大于10微米的线宽/线距。
3.根据权利要求1所述的半导体封装系统整合装置，其特征在于，所述扇入线路的材质至少包含铜与铝的其中之一。
4.根据权利要求3所述的半导体封装系统整合装置，其特征在于，所述扇出线路的材质至少包含铜。
5.根据权利要求1所述的半导体封装系统整合装置，其特征在于，所述线路薄膜包含用于覆晶载板的调质增层薄膜。
6.根据权利要求1所述的半导体封装系统整合装置，其特征在于，所述中间焊盘的节距不小于用于形成所述线路薄膜的所述扇出线路的制程所允许的最小节距。
7.根据权利要求1所述的半导体封装系统整合装置，其特征在于，所述线路薄膜的所述扇出线路是通过印刷电路板制程来形成的。
8.一种用于制造半导体封装系统整合装置的方法，其特征在于，包括：
在中介板上形成重布线层，所述重布线层包含在第一表面的第一扇入焊盘及第二扇入焊盘、在第二表面的中间焊盘及扇入线路，所述扇入线路连接所述第一扇入焊盘与所述第二扇入焊盘并连接至所述中间焊盘；
在所述重布线层的所述第一表面上安装处理器芯片与存储器芯片堆栈体，所述处理器芯片接合至所述第一扇入焊盘，所述存储器芯片堆栈体接合至所述第二扇入焊盘，并经由所述扇入线路互相电连接所述处理器芯片与所述存储器芯片堆栈体；
在所述重布线层上形成塑封料，所述塑封料至少密封所述处理器芯片的侧边及所述存储器芯片堆栈体的侧边；
去除所述中介板，以暴露所述重布线层的所述第二表面及所述中间焊盘，以所述重布线层的介电层的隔离以及所述中间焊盘的中央部往所述第二表面浮凸的方式，所述第二表面仅显露所述中间焊盘而不显露所述扇入线路；
以紧贴附的方式在所述重布线层的所述第二表面上形成线路薄膜，其中所述线路薄膜具有电连接所述中间焊盘的扇出线路及与所述扇出线路电连接的端子焊盘，所述线路薄膜实质覆盖于所述重布线层的所述第二表面，以组成复合式芯片载体，所述线路薄膜的所述扇出线路的线宽/线距大于所述重布线层的所述扇入线路的线宽/线距；以及
在所述端子焊盘上植接焊球。
9.根据权利要求8所述的方法，其特征在于，通过对所述中介板进行背面研磨来去除所述中介板。
10.根据权利要求8所述的方法，其特征在于，所述中介板是晶圆形式的硅载板。
11.根据权利要求8所述的方法，其特征在于，还包括：
在安装所述处理器芯片与所述存储器芯片堆栈体的步骤中所使用的芯片安装方法包含倒装芯片键合。
12.根据权利要求8所述的方法，其特征在于，形成所述线路薄膜的步骤包括：
步骤S1：在所述重布线层的所述第二表面上层压形成一电介质层；
步骤S2：对所述电介质层进行钻孔以露出所述中间焊盘；
步骤S3：在所述电介质层上沉积金属种晶层，所述金属种晶层经由所述电介质层的开孔覆盖连接所述中间焊盘；
步骤S4：在金属种晶层上形成光致抗蚀剂干膜；
步骤S5：对所述光致抗蚀剂干膜进行光刻处理；
步骤S6：镀铜在所述金属种晶层位于所述光致抗蚀剂干膜的遮盖区之外的部位上；
步骤S7：对所述光致抗蚀剂干膜进行去膜处理；
步骤S8：刻蚀在镀铜区以外的所述金属种晶层，以形成期望的电路图案，所述电路图案包含所述扇出线路的对应层图案；以及
重复步骤S1至步骤S8，以形成所述线路薄膜。
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