CN116484796A - 一种芯片封装结构及存储系统 - Google Patents
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- 238000003860 storage Methods 0.000 title claims description 39
- 238000004806 packaging method and process Methods 0.000 title abstract description 9
- 238000012545 processing Methods 0.000 claims abstract description 32
- 238000004891 communication Methods 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 230000008054 signal transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 7
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 7
- 238000013461 design Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 241000724291 Tobacco streak virus Species 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Computer Networks & Wireless Communication (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请提供了一种芯片封装结构及存储系统，包括：芯片组，芯片组包括水平分布的多个芯片；第一重布线层，设置于芯片组的第一表面；焊盘区，焊盘区包括多个焊盘，多个焊盘位于第一重布线层远离芯片组一侧表面，且多个焊盘通过第一重布线层分别与多个芯片连接。本申请能够将重布线层的端口集中设置，从而可以实现信号的集中传输，降低加工难度。
Description
技术领域
本申请涉及但不限于一种芯片封装结构及存储系统。
背景技术
随着半导体技术的不断发展，集成电路中的电子元件数量不断增多，内部结构越来越复杂，这给集成电路的设计与加工带来了更大的挑战，需要采用更优化的结构。
Chiplet(芯粒)是通过内部互联技术将多个模块芯片与底层基础芯片封装在一起，构成多功能的异构SIP(System in Packages，系统级封装)芯片的模式。重布线层(Re-Distribution Layer，RDL)则可以将焊盘延伸并改变焊盘的布局，以适应芯片设计的要求。
发明内容
本申请实施例期望提出一种芯片封装结构及制造方法，能够将重布线层的端口集中设置，从而可以实现信号的集中传输，降低加工难度。
本申请的技术方案是这样实现的：
本申请实施例提供一种芯片封装结构，所述芯片封装结构包括：
芯片组，所述芯片组包括水平分布的多个芯片；
第一重布线层，设置于所述芯片组的第一表面；
焊盘区，所述焊盘区包括多个焊盘，所述多个焊盘位于所述第一重布线层远离所述芯片组一侧表面，且所述多个焊盘通过所述第一重布线层分别与所述芯片连接。
上述方案中，所述多个焊盘包括第一焊盘和第二焊盘；所述第一焊盘通过所述第一重布线层，同时连接所述多个芯片中的至少两个芯片；所述第二焊盘通过所述第一重布线层，分别连接所述多个芯片中的其中一个。
上述方案中，所述焊盘区的水平面积小于或等于所述芯片组在所述第一表面的水平总面积。
上述方案中，所述焊盘区的水平面积小于或等于所述多个芯片中任一芯片的水平面积；所述焊盘区在所述第一表面上的正投影位于所述多个芯片中一个芯片在所述第一表面上的正投影内。
上述方案中，所述焊盘区在所述第一表面上的正投影位于所述第一表面的中心。
上述方案中，所述多个芯片中的每个芯片包括垂直堆叠的多层子芯片，所述多层子芯片通过硅通孔组互连。
上述方案中，所述多层子芯片包括存储芯片、控制芯片或处理器芯片。
上述方案中，所述第一重布线层包括：多条通讯总线、多条电源总线和接地总线；其中，每条通讯总线对应连接所述多个芯片中的一个，所述多个焊盘分别通过所述多条通讯总线为所述多个芯片传输对应的通讯信号；每条电源总线对应连接所述多个芯片，所述多个焊盘中的一个通过所述多条电源总线中的一条为所述多个芯片传输对应的电源信号；所述多个焊盘中的一个通过所述接地总线将所述多个芯片连接至接地端。
上述方案中，所述多条通讯总线包括：共用线路和分层线路；所述共用线路用于传输所述多层子芯片共用的通讯信号；所述分层线路用于传输每层子芯片单独使用的通讯信号。
上述方案中，所述多条通讯总线用于传输命令信号、地址信号、层选信号和数据信号中的至少一种。
上述方案中，所述分层线路用于传输所述数据信号；所述共用线路用于传输所述命令信号、所述地址信号和所述层选信号。
本申请实施例还提供一种存储系统，所述存储系统包括：第一存储模块；所述第一存储模块包括上述方案中的芯片封装结构。
上述方案中，所述存储系统还包括：处理模块；所述处理模块包括水平分布的多个处理器组；所述处理模块与所述第一存储模块键合连接。
上述方案中，所述处理器组的第二表面设置有第二重布线层；所述第二表面与所述第一表面相向。
上述方案中，所述第一重布线层和所述第二重布线层均通过金属互连线及金属插塞相互连接而得到的；所述第一重布线层和所述第二重布线层均填充有介质层。
上述方案中，所述第二重布线层远离所述第二表面的一侧设置有第三焊盘；所述第三焊盘通过焊球与第一焊盘及第二焊盘键合。
上述方案中，所述存储系统还包括第二存储模块；所述第二存储模块与所述第一存储模块远离所述处理模块一侧表面键合连接。
由此可见，本申请实施例提供了一种芯片封装结构及存储系统，包括：芯片组，其中，芯片组包括水平分布的多个芯片；第一重布线层，设置于芯片组的第一表面；焊盘区，焊盘区包括多个焊盘，多个焊盘位于第一重布线层远离芯片组一侧表面，且多个焊盘通过第一重布线层分别与芯片连接。由于焊盘作为外部接口与其他模块电连接，以传输信号。因此，将第一重布线层的端口(即焊盘)集中设置于焊盘区，实现了信号的集中传输；同时，集中设置的端口更便于进行制造加工，降低了加工难度，也便于后续与其他模块进行键合(bonding)连接。
附图说明
图1是本申请实施例提供的一种芯片封装结构的示意图一；
图2是本申请实施例提供的一种芯片封装结构的示意图二；
图3是本申请实施例提供的一种芯片封装结构的示意图三；
图4是本申请实施例提供的一种芯片封装结构的示意图四；
图5是本申请实施例提供的一种芯片封装结构的示意图五；
图6是本申请实施例提供的一种芯片封装结构的示意图六；
图7是本申请实施例提供的一种芯片封装结构的示意图七；
图8是本申请实施例提供的一种芯片封装结构的示意图八；
图9是本申请实施例提供的一种芯片封装结构的示意图九；
图10是本申请实施例提供的一种存储系统的示意图一；
图11是本申请实施例提供的一种存储系统的示意图二；
图12是本申请实施例提供的一种存储系统的示意图三；
图13是本申请实施例提供的一种存储系统的示意图四。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面结合附图和实施例对本申请的技术方案进一步详细阐述，所描述的实施例不应视为对本申请的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
芯粒是将系统集成在一起，其中包含了多个不同功能的芯片。将若干芯粒与PCB(Printed Circuit Board，印制电路板)集成，能够使得主架构执行更高的计算能力。相关技术中，芯粒中所包含的存储器结构及存储系统结构越来越难以满足集成电路发展的需求，因此，需要提出更新颖的存储器结构和存储系统结构。
图1和图2为本申请实施例提供的一种芯片封装结构的一个可选的结构示意图。图1为俯视图，如图1所示，芯片封装结构00包括：芯片组01，芯片组01包括水平分布的多个芯片02。
图2为沿图1中剖视线A1的剖视图，结合图1和图2，芯片封装结构00还包括：第一重布线层101，设置于芯片组01的第一表面a。
结合图1和图3，芯片封装结构00还包括：焊盘区201，焊盘区201包括多个焊盘p。其中，多个焊盘p位于第一重布线层101远离芯片组一侧表面，且多个焊盘p通过第一重布线层101分别与多个芯片02连接。多个焊盘p可以呈阵列排布。
本申请实施例中，多个焊盘p是第一重布线层101的端口，且作为外部接口与其他模块电连接，多个焊盘p满足PCIE(Peripheral Component Interface Express，总线和接口标准)和Ethernet(以太网)的要求。第一重布线层101则可以将多个焊盘p延伸并改变焊盘p的布局，以适应芯片设计的要求。
本申请实施例中，第一重布线层101可以通过金属互连线及金属插塞相互连接而得到，其中，金属互连线沿水平方向设置，金属插塞沿竖直方向设置。
可以理解的是，由于焊盘p作为外部接口与其他模块电连接，以传输信号。本申请实施例通过第一重布线层101连接焊盘区201和多个芯片02，使得多个芯片02上的接口能够通过重布线层连接至焊盘区201，通过焊盘区201向各个芯片02传输信号，实现了信号的集中传输；同时，集中设置的端口更便于进行制造加工，降低了加工难度，也便于后续与其他模块进行键合连接。
在本申请的一些实施例中，多个焊盘p中包括了第一焊盘P1和第二焊盘P2，如图4所示，第一焊盘P1通过第一重布线层101，同时连接多个芯片02中的至少两个；第二焊盘P2通过第一重布线层101，分别连接多个芯片02中的一个芯片。
本申请实施例中，焊盘区201的水平面积小于或等于芯片组01第一表面a的水平总面积，通过改变焊盘p的位置，集中设置焊盘p使得形成的焊盘区201的面积能够减小，进而便于制造加工，且能够提高与其他模块之间的键合准确度。
在本申请的一些实施例中，焊盘区201的水平面积可以小于或等于任一芯片02的水平面积，同时，焊盘区201在第一表面a上的正投影位于多个芯片02中的一个在第一表面a上的正投影内。特别的，焊盘区201在第一表面a上的正投影可以位于第一表面a的中心，例如，当芯片组01中包括了9个芯片02时，焊盘区201在第一表面a上的正投影可以位于中间位置的芯片02的正投影内。
本申请实施例中，水平分布的多个芯片02可以在同一片wafer(晶圆)上加工完成。如图5所示例，晶圆W1上包括了多个芯片02，多个芯片02可以阵列排布；在晶圆W1的生产加工过程中，多个芯片02可以被同时加工。
本申请实施例中，如图6所示，第一重布线层101外填充有介质层10。介质层10用于支撑第一重布线层101，以及对第一重布线层101绝缘、保护。介质层10的材料可以是TEOS(Tetra Ethyl Ortho Silicate，正硅酸四乙酯)。
本申请实施例中，第一重布线层101可以是多层结构，如图6所示例，第一重布线层101和介质层10具有两层结构，分别是L11层和L12层。采用多层的RDL结构，可以更灵活地改变焊盘的布局，以适应芯片设计的要求。
可以理解的是，焊盘区201可以通过第一重布线层101改变布局，如此，可以满足不同的设计需求，丰富了设计的多样性。同时，多个芯片02可以在同一片晶圆上加工完成，这样，降低了加工成本，为芯片加工提供了更多选择方案。
在本申请的一些实施例中，如图7所示，多个芯片02中的每个芯片包括垂直堆叠的多层子芯片020、021、022和023，多层子芯片通过硅通孔组31互连。硅通孔组31用于为多层子芯片020、021、022和023之间传输信号。
需要说明的是，图7示出的4层子芯片020、021、022和023是本申请实施例的一种可选的方案，本申请实施例中的子芯片的层数可以是其他值，在此不做限制。
本申请实施例中，多层子芯片可以包括存储芯片、控制芯片或处理器芯片，其中，存储芯片可以是动态随机存取存储器(Dynamic Random Access Memory，DRAM)或静态随机访问存储器(StaticRandom Access Memory，SRAM)。也就是说，可以将多个存储芯片、多个控制芯片或者多个处理器芯片垂直堆叠，以形成本申请实施例中的结构，实现芯片在三维空间上的扩展。需要说明的是，硅通孔(Through Silicon Via，TSV)可以连接堆叠设置的芯片，为每个晶圆中的芯片传输信号和电源网络。
可以理解的是，将多层子芯片垂直堆叠设置，通过硅通孔组互连，如此，实现了芯片的3D集成，提高了芯片在竖直方向上的集成度。
在本申请的一些实施例中，第一重布线层101包括：多条通讯总线、多条电源总线和接地总线。其中，结合图3和图4，每条通讯总线对应连接多个芯片02中的一个，焊盘区201中的多个焊盘p2分别通过多条通讯总线为多个芯片02传输对应的通讯信号；每条电源总线对应连接多个芯片02，焊盘区201中的一个焊盘p1通过一条电源总线为多个芯片02传输对应的电源信号；焊盘区201中的一个焊盘p1通过接地总线将多个芯片02连接至接地端。
本申请实施例中，图8示意出了电源总线104和接地总线105，如图8所示，多条电源总线104为其对应的多个芯片02传输对应的电源信号VDD1～VDD9，每条电源总线104分别为多个芯片02同时传输VDD1～VDD9中的一个电源信号，例如电源信号VDD1通过一条电源总线可以传输至多个芯片02。其中，若每个芯片02由垂直堆叠的多层子芯片组成，则电源信号VDD1～VDD9也包括了各层子芯片对应的电源信号；以4层子芯片为例，则电源信号VDD1～VDD9中也包括了与4层子芯片对应的子电源信号，记作VDD1[0-3]～VDD9[0-3]，类似的，VDD1[0]通过一条电源总线可以传输至多个芯片02上对应第0层子芯片接收子电源信号的接口。接地总线105则将多个芯片02电连接至接地端GND。
本申请实施例中，可以采用集成的电源管理模块，例如GaN LDO(氮化镓-低压差线性稳压器)，来传输电源信号。
在本申请的一些实施例中，通讯总线包括：共用线路和分层线路。其中，共用线路用于传输多层子芯片共用的通讯信号；分层线路用于传输每层子芯片单独使用的通讯信号。
本申请实施例中，分层线路与多层子芯片一一对应，以图7示出的4层子芯片020、021、022和023为例，对应的，分层线路也分为4组，4组分层线路一一对应于图7示出的4层子芯片020、021、022和023。
在本申请的一些实施例中，通讯总线用于传输命令信号、地址信号、层选信号和数据信号中的至少一种。其中，分层线路用于传输数据信号；共用线路用于传输命令信号、地址信号和层选信号。
如图9所示，第一重布线层101中包括了多条通讯总线106，多条通讯总线106与多个芯片02一一对应。每条通讯总线106中所传输的通讯信号包括：命令信号CMD[0-6]，地址信号ADD[0-18]和BA[0-5]，层选信号Layer[0-3]，以及，数据信号DQS和DQ。这里，层选信号Layer[0-3]对应于图7示出的4层子芯片020、021、022和023；同理，数据信号DQS和DQ也按照4层分别划分为DQS_L0[0-7]和DQ_L0[0-255]，DQS_L1[0-7]和DQ_L1[0-255]，DQS_L2[0-7]和DQ_L2[0-255]，以及，DQS_L3[0-7]和DQ_L3[0-255]。
可以理解的是，对应于多层子芯片，设置对应的共用线路和分层线路，并传输与每层子芯片对应的通讯信号，这样，实现了通讯信号的精准传输，降低了传输错误的风险。
图10为本申请实施例提供的一种存储系统的一个可选的结构示意图。图10为侧视图，如图10所示，存储系统30包括：第一存储模块40。第一存储模块40则包括上述实施例中的芯片封装结构00。
本申请实施例中，第一存储模块40可以用上述实施例中的芯片封装结构00来实现。具体而言，第一存储模块40可以包括由水平分布的多个存储芯片所组成的芯片组，该芯片组的第一表面上设置了第一重布线层，第一重布线层的远离芯片组一侧表面上设置了焊盘区，焊盘区中包括了多个焊盘，这些焊盘通过第一重布线层分别与多个存储芯片连接。其中，多个存储芯片中的每个存储芯片可以包括垂直堆叠的多层子存储芯片，多层子存储芯片通过存储硅通孔组互联，存储硅通孔组用于为多层子存储芯片之间传输信号；对应的，第一重布线层中可以包括多条通讯总线、多条电源总线和接地总线，多条通讯总线可以分为共用线路和分层线路，共用线路用于传输多层子存储芯片共用的通讯信号，分层线路用于传输每层子存储芯片单独使用的通讯信号。
在本申请的一些实施例中，如图10所示，存储系统30还包括：处理模块50。处理模块50包括水平分布的多个处理器组；处理器模块50与第一存储模块40键合连接。其中，处理模块50的第一表面a和第一存储模块40的第二表面b相向。
本申请实施例中，处理器组可以由处理芯片构成，处理芯片可以包括：存储控制芯片(Memory Controller chip)、网络芯片(Network chip)、中央处理器芯片(CPU chip)、静态存储芯片(SRAM chip)和图形处理器芯片(GPU chip)。处理芯片可以位于同一衬底上，如图11所示例，多个处理芯片52均位于处理器(Processor)晶圆W2上，多个处理芯片52可以阵列排布；在晶圆W2的生产加工过程中，多个处理芯片52可以被同时加工。
本申请实施例中，处理器组与第一存储模块40可以通过晶圆键合技术(waferbonding technology)结合在一起。其中，可以采用的晶圆键合技术包括：混合键合(hybridbonding)、熔合键合(fusion bonding)或铜柱热压键合(Cu-pillar TCB bonding)。
可以理解的是，将处理器组与第一存储模块40键合在一起，以形成存储系统30，这样，实现了处理模块与第一存储模块的集成封装，提高了集成度。同时，由多种功能的处理芯片构成处理器组，丰富了处理器组的功能。
在本申请的一些实施例中，图12为前剖视图，如图12所示，处理器组51的第二表面b设置有第二重布线层501；第二表面b与图6和图10示出的第一表面a相向。
本申请实施例中，第二重布线层501可以通过金属互连线及金属插塞相互连接而得到，其中，金属互连线沿水平方向设置，金属插塞沿竖直方向设置。
如图12所示，第二重布线层501外填充有介质层60。介质层60用于支撑第二重布线层501，以及对第二重布线层501绝缘、保护。介质层60的材料可以是TEOS。
本申请实施例中，第二重布线层501可以是多层RDL结构，如图12所示例，第二重布线层501和介质层60具有4层结构，分别是L21层、L22层、L23层和L24层。采用多层RDL结构，可以更灵活地改变焊盘的布局，以适应芯片设计的要求。
本申请实施例中，存储系统30还包括散热片，用于为处于工作状态下的第一存储模块40和处理模块50散热。
可以理解的是，第一重布线层101设置于第一表面a，同时，在与第一表面a相向的第二表面b上设置第二重布线层501，这样，通过连接第一重布线层101和第二重布线层501，可以将处理模块50与第一存储模块40电连接，实现数据传输。
在本申请的一些实施例中，第二重布线层501远离第二表面b的一侧设置有第三焊盘，第三焊盘通过焊球与图4示出的第一焊盘P1及第二焊盘P2键合。第二重布线层501远离第二表面b的一侧还设置有第四焊盘，第四焊盘用于连接外部引线。
在本申请的一些实施例中，如图13所示，存储系统30还包括：第二存储模块70；其中，处理模块50的第一表面a和第一存储模块40的第二表面b相向，第二存储模块70和第一存储模块40远离处理模块50一侧的表面键合连接。
本申请实施例中，第一存储模块40中的芯片可以设置为DRAM，则第二存储模块70中的芯片可以设置为SRAM。如此，丰富了存储系统30对数据的存储能力和存储方式。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (17)
1.一种芯片封装结构，其特征在于，所述芯片封装结构包括：
芯片组，所述芯片组包括水平分布的多个芯片；
第一重布线层，设置于所述芯片组的第一表面；
焊盘区，所述焊盘区包括多个焊盘，所述多个焊盘位于所述第一重布线层远离所述芯片组一侧表面，且所述多个焊盘通过所述第一重布线层分别与所述多个芯片连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述多个焊盘包括第一焊盘和第二焊盘；
所述第一焊盘通过所述第一重布线层，同时连接所述多个芯片中的至少两个；
所述第二焊盘通过所述第一重布线层，分别连接所述多个芯片中的其中一个。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述焊盘区的水平面积小于或等于所述芯片组在所述第一表面的水平总面积。
4.根据权利要求3所述的芯片封装结构，其特征在于，
所述焊盘区的水平面积小于或等于所述多个芯片中任一芯片的水平面积；
所述焊盘区在所述第一表面上的正投影位于所述多个芯片中一个芯片在所述第一表面上的正投影内。
5.根据权利要求3或4所述的芯片封装结构，其特征在于，
所述焊盘区在所述第一表面上的正投影位于所述第一表面的中心。
6.根据权利要求1所述的芯片封装结构，其特征在于，
所述多个芯片中的每个芯片包括垂直堆叠的多层子芯片，所述多层子芯片通过硅通孔组互连。
7.根据权利要求6所述的芯片封装结构，其特征在于，所述多层子芯片包括存储芯片、控制芯片或处理器芯片。
8.根据权利要求1或6所述的芯片封装结构，其特征在于，所述第一重布线层包括：多条通讯总线、多条电源总线和接地总线；其中，
每条通讯总线对应连接所述多个芯片中的一个，所述多个焊盘分别通过所述多条通讯总线为所述多个芯片传输对应的通讯信号；
每条电源总线对应连接所述多个芯片，所述多个焊盘中的一个通过所述多条电源总线中的一条为所述多个芯片传输对应的电源信号；
所述多个焊盘中的一个通过所述接地总线将所述多个芯片连接至接地端。
9.根据权利要求8所述的芯片封装结构，其特征在于，所述多条通讯总线包括：共用线路和分层线路；
所述共用线路用于传输所述多层子芯片共用的通讯信号；
所述分层线路用于传输每层子芯片单独使用的通讯信号。
10.根据权利要求9所述的芯片封装结构，其特征在于，
所述多条通讯总线用于传输命令信号、地址信号、层选信号和数据信号中的至少一种。
11.根据权利要求10所述的芯片封装结构，其特征在于，
所述分层线路用于传输所述数据信号；
所述共用线路用于传输所述命令信号、所述地址信号和所述层选信号。
12.一种存储系统，其特征在于，所述存储系统包括：第一存储模块；所述第一存储模块包括如权利要求1至11任一项所述的芯片封装结构。
13.根据权利要求12所述的存储系统，其特征在于，所述存储系统还包括：处理模块；
所述处理模块包括水平分布的多个处理器组；所述处理器模块与所述第一存储模块键合连接。
14.根据权利要求13所述的存储系统，其特征在于，
所述处理器组的第二表面设置有第二重布线层；所述第二表面与所述第一表面相向。
15.根据权利要求14所述的存储系统，其特征在于，
所述第一重布线层和所述第二重布线层均通过金属互连线及金属插塞相互连接而得到的；
所述第一重布线层和所述第二重布线层均填充有介质层。
16.根据权利要求14所述的存储系统，其特征在于，所述第二重布线层远离所述第二表面的一侧设置有第三焊盘；
所述第三焊盘通过焊球与第一焊盘及第二焊盘键合。
17.根据权利要求13所述的存储系统，其特征在于，所述存储系统还包括：第二存储模块；所述第二存储模块与所述第一存储模块远离所述处理模块一侧表面键合连接。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210038562.XA CN116484796A (zh) | 2022-01-13 | 2022-01-13 | 一种芯片封装结构及存储系统 |
| PCT/CN2022/082017 WO2023134013A1 (zh) | 2022-01-13 | 2022-03-21 | 一种芯片封装结构及存储系统 |
| US17/844,200 US20230223326A1 (en) | 2022-01-13 | 2022-06-20 | Chip package structure and storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210038562.XA CN116484796A (zh) | 2022-01-13 | 2022-01-13 | 一种芯片封装结构及存储系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116484796A true CN116484796A (zh) | 2023-07-25 |
Family
ID=87212438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210038562.XA Pending CN116484796A (zh) | 2022-01-13 | 2022-01-13 | 一种芯片封装结构及存储系统 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116484796A (zh) |
| WO (1) | WO2023134013A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107768344B (zh) * | 2017-10-26 | 2019-01-11 | 长鑫存储技术有限公司 | 半导体封装系统整合装置及其制造方法 |
| KR102587976B1 (ko) * | 2018-02-06 | 2023-10-12 | 삼성전자주식회사 | 반도체 패키지 |
| CN109524377B (zh) * | 2018-11-19 | 2020-05-08 | 武汉新芯集成电路制造有限公司 | 一种芯片的重布线结构 |
| CN109994438B (zh) * | 2019-03-29 | 2021-04-02 | 上海中航光电子有限公司 | 芯片封装结构及其封装方法 |
| CN111312690A (zh) * | 2020-02-14 | 2020-06-19 | 华为技术有限公司 | 系统级封装及其制备方法 |
-
2022
- 2022-01-13 CN CN202210038562.XA patent/CN116484796A/zh active Pending
- 2022-03-21 WO PCT/CN2022/082017 patent/WO2023134013A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023134013A1 (zh) | 2023-07-20 |
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