CN109524377B - 一种芯片的重布线结构 - Google Patents
一种芯片的重布线结构 Download PDFInfo
- Publication number
- CN109524377B CN109524377B CN201811379005.4A CN201811379005A CN109524377B CN 109524377 B CN109524377 B CN 109524377B CN 201811379005 A CN201811379005 A CN 201811379005A CN 109524377 B CN109524377 B CN 109524377B
- Authority
- CN
- China
- Prior art keywords
- metal
- pad
- layer
- pads
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 162
- 239000002184 metal Substances 0.000 claims abstract description 162
- 239000000758 substrate Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- 229920000728 polyester Polymers 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000523 sample Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000009286 beneficial effect Effects 0.000 abstract 1
- 101100406366 Caenorhabditis elegans pad-2 gene Proteins 0.000 description 13
- 102100032282 26S proteasome non-ATPase regulatory subunit 14 Human genes 0.000 description 9
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 9
- 238000012360 testing method Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及半导体技术领域，尤其涉及一种芯片的重布线结构，应用于上表面形成有金属互连层的一芯片上，金属互连层的上表面形成有成组的第一金属焊盘；包括：重布线层，形成有金属连线；焊盘层，形成于重布线层的上表面，包括成组的第二金属焊盘和成组的第三金属焊盘；至少存在一个第二金属焊盘通过金属连线连接一个第一金属焊盘；第三金属焊盘的数量与第一金属焊盘相同，且每个第三金属焊盘通过金属连线分别连接对应的一个第一金属焊盘；第三金属焊盘在焊盘层中的位置和分布情况与第一金属焊盘在金属互连层中的相同。本发明的有益效果在于：能够为金属焊盘的连接提供较多的选择性，同时不需要额外提供不同的探针卡，使用方便，成本低廉。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片的重布线结构。
背景技术
随着集成电路的发展，芯片的制备工艺愈发的完善，芯片的性能也保持在了较高的水平。
芯片中一般会形成包含金属连线的金属互连层，以及通过金属互连层连接至顶部的金属焊盘。形成金属焊盘以后，则可以利用金属焊盘进行产品互联或封装。此时，一般需要通过测试探针卡对金属焊盘的连接进行测试，采用固定位置的金属焊盘则能够应用统一的探针卡完成测试。
但是，如果金属焊盘的位置一成不变，则在某些特定情况下，容易造成金属焊盘的连接变得复杂甚至无效的情况；而如果改变金属焊盘的位置，则又需要采用不同的探针卡进行测试，这在一定程度上提高了测试成本。
发明内容
针对上述问题，本发明提出了一种芯片的重布线结构，其中，应用于上表面形成有金属互连层的一芯片上，所述金属互连层的上表面形成有成组的第一金属焊盘；所述芯片的重布线结构包括：
重布线层，形成有金属连线；
焊盘层，形成于所述重布线层的上表面，包括成组的第二金属焊盘和成组的第三金属焊盘；
至少存在一个第二金属焊盘通过所述金属连线连接一个所述第一金属焊盘；
所述第三金属焊盘的数量与所述第一金属焊盘相同，且每个所述第三金属焊盘通过所述金属连线分别连接对应的一个所述第一金属焊盘；
所述第三金属焊盘在所述焊盘层中的位置和分布情况与所述第一金属焊盘在所述金属互连层中的相同。
上述的重布线结构，其中，所述第二金属焊盘的数量与所述第一金属焊盘的数量一致；
每个所述第二金属焊盘通过所述金属连线分别连接对应的一个所述第一金属焊盘。
上述的重布线结构，其中，所述重布线层包括一第一绝缘层；
所述金属连线布设于所述第一绝缘层中。
上述的重布线结构，其中，所述第一绝缘层采用氮化硅或聚酯化合物形成。
上述的重布线结构，其中，所述焊盘层包括一第二绝缘层；
所述第二金属焊盘和所述第三金属焊盘形成于所述第二绝缘层中。
上述的重布线结构，其中，所述第二绝缘层采用氮化硅或聚酯化合物形成。
上述的重布线结构，其中，所述芯片中还形成有一衬底。
上述的重布线结构，其中，所述衬底采用硅形成。
上述的重布线结构，其中，所述第一金属焊盘，和/或所述第二金属焊盘，和/或所述第三金属焊盘采用铜金属形成。
有益效果：本发明提出的一种芯片的重布线结构，能够为金属焊盘的连接提供较多的选择性，同时不需要额外提供不同的探针卡，使用方便，成本低廉。
附图说明
图1为本发明一实施例中芯片的重布线结构的侧视示意图；
图2为本发明一实施例中芯片的重布线结构的俯视示意图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
在一个较佳的实施例中，如图1和图2所示，提出了一种芯片的重布线结构，其中，应用于上表面形成有金属互连层20的一芯片10上，金属互连层20的上表面形成有成组的第一金属焊盘pad1；芯片的重布线结构可以包括：
重布线层30，形成有金属连线31；
焊盘层40，形成于重布线层的上表面，包括成组的第二金属焊盘pad2和成组的第三金属焊盘pad3；
至少存在一个第二金属焊盘pad2通过金属连线31连接一个第一金属焊盘pad1；
第三金属焊盘pad3的数量与第一金属焊盘pad1相同，且每个第三金属焊盘pad3通过金属连线31分别连接对应的一个第一金属焊盘pad1；
第三金属焊盘pad3在焊盘层40中的位置和分布情况与第一金属焊盘pad1在金属互连层20中的相同。
需要说明的是，成组的第一金属焊盘pad1包括多个第一金属焊盘pad1；
成组的第二金属焊盘pad2包括至少一个第二金属焊盘pad2；
成组的第三金属焊盘pad3包括多个第三金属焊盘pad3；
并且一个第一金属焊盘pad1只连接有一个第二金属焊盘pad2。
上述技术方案中，用于与外部结构或设备进行电性连接的第二金属焊盘pad2和第三金属焊盘pad3，由于第三金属焊盘pad3的数量和分布情况与第一金属焊盘pad1一致，因此原来可以应用于第一金属焊盘pad1的测试探针卡，仍然能够在不做调整的情况下应用于第三金属焊盘pad3；又由于增加了第二金属焊盘pad2，第二金属焊盘pad2和第三金属焊盘pad3相结合，能够实现更为灵活的连接方式和布局；第二金属焊盘pad2可以有一个或多个，其数量和在焊盘层40中的分布情况可以根据实际情况进行设置；芯片10中还可以形成有其他常规结构，这是本领域的惯用技术手段，在此不再赘述。
在一个较佳的实施例中，第二金属焊盘pad2的数量与第一金属焊盘pad1的数量一致；
每个第二金属焊盘pad2通过金属连线31分别连接对应的一个第一金属焊盘pad1。
上述技术方案中，每个第一金属焊盘pad1均能够连接一个第二金属焊盘pad2和一个第三金属焊盘pad3。
在一个较佳的实施例中，重布线层30可以包括一第一绝缘层；
金属连线31布设于第一绝缘层中。
上述技术方案中，第一绝缘层中可以存在各种凹槽和/或通孔，金属连线31通过在凹槽和/或通孔中填充金属导电材料形成。
上述实施例中，优选地，第一绝缘层可以采用氮化硅或聚酯化合物等绝缘材料形成。
在一个较佳的实施例中，焊盘层40可以包括一第二绝缘层；
第二金属焊盘pad2和第三金属焊盘pad3形成于第二绝缘层中。
上述实施例中，优选地，第二绝缘层采用氮化硅或聚酯化合物等绝缘材料形成。
在一个较佳的实施例中，芯片10中还可以形成有一衬底。
上述实施例中，优选地，衬底采用硅形成，且该衬底的尺寸面积可以与焊盘层40一致；芯片10中还可以包括其他常规的结构，但这是本领域的惯用技术手段，在此不再赘述。
在一个较佳的实施例中，第一金属焊盘pad1，和/或第二金属焊盘pad2，和/或第三金属焊盘pad3可以采用铜金属或铝金属形成。
综上所述，本发明提出的一种芯片的重布线结构，应用于上表面形成有金属互连层的一芯片上，金属互连层的上表面形成有成组的第一金属焊盘：包括：重布线层，形成有金属连线；焊盘层，形成于重布线层的上表面，包括成组的第二金属焊盘和第三金属焊盘；至少存在一个第二金属焊盘通过金属连线对应连接一个第一金属焊盘；第三金属焊盘的数量与第一金属焊盘相同，且每个第三金属焊盘通过金属连线分别连接对应的一个第一金属焊盘；第三金属焊盘在焊盘层中的位置和分布情况与第一金属焊盘在金属互连层中的相同；能够为金属焊盘的连接提供较多的选择性，同时不需要额外提供不同的探针卡，使用方便，成本低廉。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (9)
1.一种芯片的重布线结构，其特征在于，应用于上表面形成有金属互连层的一芯片上，所述金属互连层的上表面形成有成组的第一金属焊盘；所述芯片的重布线结构包括：
重布线层，形成有金属连线，所述重布线结构位于所述第一金属焊盘上；
焊盘层，形成于所述重布线层的上表面，包括成组的第二金属焊盘和成组的第三金属焊盘；
至少存在一个第二金属焊盘通过所述金属连线连接一个所述第一金属焊盘；
所述第三金属焊盘的数量与所述第一金属焊盘相同，且每个所述第三金属焊盘通过所述金属连线分别连接对应的一个所述第一金属焊盘；
所述第三金属焊盘在所述焊盘层中的位置和分布情况与所述第一金属焊盘在所述金属互连层中的相同。
2.根据权利要求1所述的重布线结构，其特征在于，所述第二金属焊盘的数量与所述第一金属焊盘的数量一致；
每个所述第二金属焊盘通过所述金属连线分别连接对应的一个所述第一金属焊盘。
3.根据权利要求1所述的重布线结构，其特征在于，所述重布线层包括一第一绝缘层；
所述金属连线布设于所述第一绝缘层中。
4.根据权利要求3所述的重布线结构，其特征在于，所述第一绝缘层采用氮化硅或聚酯化合物形成。
5.根据权利要求1所述的重布线结构，其特征在于，所述焊盘层包括一第二绝缘层；
所述第二金属焊盘和所述第三金属焊盘形成于所述第二绝缘层中。
6.根据权利要求5所述的重布线结构，其特征在于，所述第二绝缘层采用氮化硅或聚酯化合物形成。
7.根据权利要求1所述的重布线结构，其特征在于，所述芯片中还形成有一衬底。
8.根据权利要求7所述的重布线结构，其特征在于，所述衬底采用硅形成。
9.根据权利要求1所述的重布线结构，其特征在于，所述第一金属焊盘，和/或所述第二金属焊盘，和/或所述第三金属焊盘采用铜金属形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811379005.4A CN109524377B (zh) | 2018-11-19 | 2018-11-19 | 一种芯片的重布线结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811379005.4A CN109524377B (zh) | 2018-11-19 | 2018-11-19 | 一种芯片的重布线结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109524377A CN109524377A (zh) | 2019-03-26 |
| CN109524377B true CN109524377B (zh) | 2020-05-08 |
Family
ID=65776601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811379005.4A Active CN109524377B (zh) | 2018-11-19 | 2018-11-19 | 一种芯片的重布线结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109524377B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116484796A (zh) * | 2022-01-13 | 2023-07-25 | 长鑫存储技术有限公司 | 一种芯片封装结构及存储系统 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346467C (zh) * | 2005-07-19 | 2007-10-31 | 钰创科技股份有限公司 | 电路重布线方法及电路结构 |
| CN102456661A (zh) * | 2010-10-19 | 2012-05-16 | 矽品精密工业股份有限公司 | 具有重布线路层的芯片结构及其制法 |
| CN109904127B (zh) * | 2015-06-16 | 2023-09-26 | 合肥矽迈微电子科技有限公司 | 封装结构及封装方法 |
-
2018
- 2018-11-19 CN CN201811379005.4A patent/CN109524377B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109524377A (zh) | 2019-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10515829B2 (en) | Package system for integrated circuits | |
| CN103782381B (zh) | 包括在衬底上的管芯以及在管芯上具有开窗的散热器的电子组件 | |
| CN104520987B (zh) | 具有引线键合互连且基板少的堆叠封装 | |
| KR100979080B1 (ko) | 와이어 본드 패드를 가진 반도체 소자 및 그 제조 방법 | |
| CN109427745A (zh) | 半导体结构及其制造方法 | |
| US7241636B2 (en) | Method and apparatus for providing structural support for interconnect pad while allowing signal conductance | |
| US7247552B2 (en) | Integrated circuit having structural support for a flip-chip interconnect pad and method therefor | |
| US20120273782A1 (en) | Interposers of 3-dimensional integrated circuit package systems and methods of designing the same | |
| US20150228550A1 (en) | Integrated Circuit Package and Methods of Forming Same | |
| US20090111214A1 (en) | Method for Improved Power Distribution in a Three Dimensional Vertical Integrated Circuit | |
| US20190273033A1 (en) | Semiconductor structure with through silicon via and method for fabricating and testing the same | |
| US10797023B2 (en) | Integrated fan-out package and method of fabricating an integrated fan-out package | |
| KR102551751B1 (ko) | 반도체 패키지 | |
| US20230378148A1 (en) | Semiconductor packages and methods for forming the same | |
| CN112731101A (zh) | 一种集成电路连通率测试系统及其制作方法 | |
| CN109524377B (zh) | 一种芯片的重布线结构 | |
| KR101123804B1 (ko) | 반도체 칩 및 이를 갖는 적층 반도체 패키지 | |
| WO2016160948A1 (en) | Stacked package configurations and methods of making the same | |
| TWI549251B (zh) | 堆疊半導體裝置 | |
| CN104752377A (zh) | 半导体装置、其制造方法及其测试方法 | |
| JP2008501231A (ja) | ２つのチップコンタクト群を備えるチップ | |
| KR101776500B1 (ko) | Ic 패키징을 위한 실리콘 스페이스 트랜스포머 | |
| US20140332811A1 (en) | Semiconductor device with bond and probe pads | |
| US9997429B2 (en) | Trench-type heat sink structure applicable to semiconductor device | |
| US20200212008A1 (en) | Apparatuses and methods for arranging through-silicon vias and pads in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |