KR101776500B1 - Ic 패키징을 위한 실리콘 스페이스 트랜스포머 - Google Patents

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디벤드라 말릭
로버트 엘 생크만
수지트 샤란
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인텔 코포레이션
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Abstract

장치는 제1 집적 회로(IC) 및 웨이퍼 제조된 스페이스 트랜스포머(ST)를 적어도 포함한다. 상기 IC는 바닥면에 제1 인터 패드 피치의 본딩 패드들을 포함한다. 상기 ST는 상기 제1 인터 패드 피치의 본딩 패드들을 상면에 가지며, 상기 제1 IC의 본딩 패드들의 적어도 일부는 상기 상면의 본딩 패드들에 본딩된다. 상기 ST는 제2 인터 패드 피치의 본딩 패드들을 가지는 바닥면과, 상기 상면과 상기 바닥면 사이의 적어도 하나의 유전체 절연층과, 상기 상면의 본딩 패드들과 상기 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 상기 유전체 층 내에 구성된 도전성 상호연결을 포함한다.

Description

IC 패키징을 위한 실리콘 스페이스 트랜스포머{SILICON SPACE TRANSFORMER FOR IC PACKAGING}
실시예들은 집적 회로의 패키징에 관한 것이다. 몇 실시예들은 집적 회로 소켓(integrated circuit sockets)에 관련된다.
전자 시스템은 기판 또는 마더보드와 같은 서브 어셈블리(subassembly)와 연결된 집적 회로(IC)들을 흔히 포함한다. 집적 회로들은 서브 어셈블리 상에 장착된 IC 패키지 내에 패키징되고 삽입될 수 있다. 전자 시스템 설계가 나날이 복잡해지고 있으므로, 시스템의 요구되는 사이즈(size) 제한을 충족하는 것은 하나의 도전이다. 설계의 총 사이즈에 영향을 미치는 하나의 측면은 IC 패키지들의 컨택트의 상호연결을 위해 요구되는 스페이싱(spacing)이다. 이러한 스페이싱이 감소되면, 패키징된 IC들은 로버스트(robust)가 줄어들며 스페이싱 요구사항들을 충족하기 위한 비용이 증가될 수 있다. 따라서, 로버스트와 비용 효율적인 설계를 제공하는 IC들의 컨택트를 위한 스페이싱에 대한 과제에 대한 해결이 장치들, 시스템들 및 방법들에 일반적으로 요구되고 있다.
로버스트와 비용 효율적인 설계를 제공하는 IC들의 컨택트를 위한 스페이싱에 대한 과제에 대한 해결이 장치들, 시스템들 및 방법들에 일반적으로 요구되고 있다.
일 실시예에 따른 집적 회로(IC) 패키지는 바닥면에 본딩 패드들을 가지는 적어도 제1 IC - 상기 본딩 패드들은 제1 인터 패드 피치(inter-pad pitch)를 가짐 - 와, 웨이퍼 제조된 스페이스 트랜스포머(space transformer, ST)를 포함하며, 상기 스페이스 트랜스포머는, 본딩 패드들을 가지는 상면 - 상기 상면의 상기 본딩 패드들은 상기 제1 인터 패드 피치를 가지며 상기 제1 IC의 본딩 패드들의 적어도 일부는 상기 상면의 상기 본딩 패드들과 본딩됨 - ; 본딩 패드들을 가지는 바닥면 - 상기 바닥면의 본딩 패드들은 제2 인터 패드 피치를 가짐 - ; 상기 상면 및 상기 바닥면 사이에 적어도 하나의 유전체 절연층; 및 상기 상면의 본딩 패드들과 상기 바닥면의 본딩 패드들 사이에 전기적 연속성을 제공하기 위한 상기 유전체 절연층 내의 도전성 상호연결(conductive interconnect)을 포함하는 구성을 가진다.
실시예들에 따른 장치들, 시스템들 및 방법들은 종래의 멀티칩 패키징 접근 방법에 비하여, 멀티칩 스페이스 트랜스포머(ST) 다이 내의 IC들 사이에 상당히 높은 밀도의 상호연결을 가능하게 할 수 있으며, ST의 사용은 혼합 프로세스 IC들을 사용한 복합 다이를 형성하는 데 있어서 비용 효율적인 접근 방법을 제공할 수 있다.
도 1은 몇 실시예에 따른 적어도 하나의 IC를 위한 어셈블리 또는 패키지를 포함하는 예시적인 장치를 도시한다.
도 2는 몇 실시예에 따른 스페이스 트랜스포머 상에 배치된 제1 IC 및 제2 IC를 포함하는 예시적인 장치를 도시한다.
도 3은 몇 실시예에 따른 스페이스 트랜스포머 상에 배치된 IC를 포함하는 또 다른 예시적인 장치를 도시한다.
도 4는 몇 실시예에 따른 스페이스 트랜스포머 상에 배치된 IC를 포함하는 또 다른 예시적인 장치를 도시한다.
도 5는 몇 실시예에 따른 스페이스 트랜스포머 상에 배치된 IC를 포함하는 또 다른 예시적인 장치를 도시한다.
도 6은 몇 실시예에 따른 적어도 하나의 IC를 포함하는 어셈블리를 형성하는 예시적인 방법의 흐름도를 도시한다.
도 7은 몇 실시예에 따른 멀티 칩 스페이스 트랜스포머의 멀티 뷰를 도시한다.
도 8은 몇 실시예에 따른 멀티 칩 스페이스 트랜스포머의 어셈블리의 추가적인 스테이지를 도시한다.
이하의 상세한 설명 및 도면은 본 기술 분야의 통상적인 지식을 갖춘 자가 실시하기에 충분한 구체적인 실시예들을 기재하고 있다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스상 변경 또는 다른 변경을 포함할 수 있다. 몇 실시예들의 일부 및 특징들은 다른 실시예들의 일부 및 특징들에 포함되거나 이들을 대체할 수 있다. 청구항들에 제시된 실시예들은 청구항들의 모든 가능한 균등 범위를 포괄한다.
작은 장치들 내에서의 연산력(computing power)의 증가에 대한 요구는 시스템 온 칩(SoC) 패키징의 증가된 사용을 가져왔다. 보다 작아진 사이즈에서의 증가된 연산력의 요구는 많은 수의 신호가 IC 패키지에 제공되거나 IC 패키지에 의해 수신되도록 할 수 있다. 많은 수의 신호는 SoC와 메모리, 디스플레이 및 통신 버스 등과 같은 다른 전자 컴포넌트 사이의 입출력(I/O) 상호 연결에 대한 보다 미세한 피치(finer pitch)를 요구할 수 있다. 그러나, I/O에 대한 보다 미세한 피치는 보다 라인들의 상호 연결의 폭(width), 상호 연결 사이의 스페이싱, 및 상호 연결 사이의 전기적 마이그레이션(migration)에 대한 보호를 위한 스페이싱과 연관된 미세한 기하학적 구조를 수용하는 값비싼 패키징을 낳을 수 있다. 이러한 패키징 요구사항들은 값싼 비용에 대한 요구와 충돌을 가져온다. 하나의 접근법은 IC 패키지에 I/O와 큰 피치로 팬 아웃(fan out)하는 컴포넌트를 추가하는 것이다. 이러한 컴포넌트의 몇 가지 문제점은 이러한 컴포넌트가 어셈블리 동안에 처리를 가능하게 하기 위해 유효한 두께(예: 100 마이크로미터(μm) 또는 마이크론)을 가지도록 요구되며, 이러한 컴포넌트가 SoC의 비용을 증가시키며, I/O에 보다 높은 캐패시턴스와 저항을 추가할 수 있다는 점이다.
도 1은 적어도 하나의 IC에 대한 어셈블리 또는 패키지를 포함하는 예시적인 장치(105)를 도시한다. 장치(105)는 IC(110)의 바닥면에 본딩 패드를 가지는 제1 IC(110)를 적어도 포함한다. 본딩 패드는 IC 내에 설치되는 전자 장치에 전기적 연속성을 제공할 수 있다. 본딩 패드는 제1 인터 패드(inter-pad) 피치를 가진다. 제1 인터 패드 피치는 IC(110)의 I/O의 밀도를 수용하는 정밀 피치이다. 장치(105)는 또한 웨이퍼 제조된 스페이스 트랜스포머(ST)를 포함한다. 스페이스 트랜스포머(115)는 본딩 패드들을 가지는 상면을 포함하고, 상면 상의 본딩 패드들은 제1 인터 패드 피치를 가진다. IC(110)의 본딩 패드들의 적어도 일부는 ST(115)의 상면의 본딩 패드들과 본딩된다. 또한 도면은 폴리머 층(125) 내에 배치된 IC(110)를 가지며 상면의 본드들을 커버하기 위한 폴리머 층(125)(예: 몰드 컴파운드)을 도시한다. 몇 예시들에서, 장치(105)는 ST(115)의 상면 상의 언더필(underfill) 층을 포함하며 폴리머 층은 언더필 층 상에 배치된다.
또한 ST(115)는 본딩 패드들을 가지는 바닥면을 포함하고 바닥면의 본딩 패드들은 제2 인터 패드 피치를 가진다. 도면은 본딩 패드들에 부착된 솔더(solder) 범프(120)를 도시한다. 제2 인터 패드 피치는 제1 인터 패드 피치보다 크거나 보다 굵으며(coarse) 보다 낮은 패드 밀도를 가진다. 낮은 패드 밀도는 제2 인터 패드 피치가 제곱 밀리미터 당 솔더 범프의 수(bumps/mm2)가 제1 인터 패드 피치보다 낮다는 것을 의미한다. 또한 ST(115)는 상면과 바닥면 사이에 적어도 하나의 유전체 절연층을 포함한다. 유전체 층은 ST(115)의 상면의 본딩 패드들과 ST(115)의 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 도전성 상호연결을 포함할 수 있다. 따라서, ST(115)는 제1 인터 패드 피치의 밀도와 제2 인터 패드 피치의 밀도 사이의 변환(translation)을 제공한다.
몇 예시들에서, ST(115)는 상면과 바닥면 사이에 복수의 유전체 절연층을 포함한다. 도전성 상호연결은 이러한 상면과 바닥면 사이의 적어도 하나의 금속층을 포함할 수 있다. 금속층은 ST(115)의 상면의 본딩 패드들과 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 패턴화(예: 도전성 트레이스 및 비아들 가짐)될 수 있다. 유전체층들 및 적어도 하나의 금속층은 웨이퍼 제조 프로세스를 이용하여 형성된다. ST(115)가 웨이퍼 제조 프로세스를 이용하여 형성되므로, ST(115)의 상면은 1 마이크론(1μm) 이하의 라인 폭 및 스페이싱을 수용 가능하다. 또한, ST(115)가 웨이퍼 제조 프로세스를 이용하여 형성되므로, ST는 실질적으로 편평하고 IC(110)에 팽창 매칭(expansion matched)된다. 이는 IC(110)와 ST(115) 사이의 어셈블리 연결이 정밀한 제1 인터 패드 피치(예: 10μm 이하)를 가지는 것이 가능하게 한다.
ST(115)는 벌크 실리콘(예: 실리콘 웨이퍼로 시작됨)의 기판 상에 형성될 수 있으며 백 그린딩(back-grinding), 클리빙(cleaving), 플라이 커팅(fly-cutting), 화학 기계적 폴리싱(CMP), 드라이 에칭 또는 웨트 에칭(wet etching) 중 적어도 하나를 사용하여 기판으로부터 제거될 수 있다. 이는 산화 실리콘(SiO2)을 포함하지만 벌크 실리콘은 가지지 않는 유전체 절연층을 가지는 ST(115)을 결과물로 가져온다. 결과적으로 ST(115)는 예를 들어 대략 10-20μm로 얇을 수 있다. 따라서, ST(115)의 두께는 장치(105)의 총 사이즈에 실제적으로 영향을 미치지 않는다.
도 2는 ST(215) 상에 배치된 제1 IC(210)와 ST(215) 상에 배치된 제2 IC(230)를 포함하는 예시적인 장치(205)를 도시한다. 제1 IC(210) 및 제2 IC(230) 중 하나 또는 양자는 패키징된 IC일 수 있다. 제2 IC(230)는 본딩 패드들을 포함하며 본딩 패드들의 적어도 일부는 ST(215)의 상면의 본딩 패드들과 본딩된다. ST(215)는 제1 IC의 본딩 패드들의 동일 부분 및 상이한 부분과 제2 IC의 본딩 패드들의 동일 또는 상이한 부분 사이의 전기적 연속성을 제공하기 위한 도전성 상호연결을 포함한다.
ST(215)가 웨이퍼 제조 프로세스를 사용하여 형성되므로, ST(215)의 상면의 상호 연결의 밀도는 종래의 온 칩(on-chip) 상호 연결의 상부 층에 사용된 상호연결 밀도에 접근할 수 있다. 이는 ST(215)가 혼합 프로세스 IC들을 사용하여 복합 금형(complex die)의 어셈블리에서 사용 가능하게 해준다. 예를 들어, 제1 IC(210)는 10 나노미터(nm) 프로세스를 사용하여 형성된 프로세서 코어를 포함할 수 있고 제2 IC는 17nm 프로세스를 사용하여 형성된 메모리 IC를 포함할 수 있다. 복합 금형은 두 IC들의 예시 이상으로 확장될 수 있다. ST(215)는 SoC로서 몇 가지 유형의 IC들을 포함할 수 있다. 이러한 IC들은 로직 실리콘 프로세스, 포토닉스(photonics) 프로세스, 마이크로 전기기계적(MEMs) 프로세스, 메모리 프로세스 등의 임의의 조합을 포함할 수 있다.
다른 배열도 유용할 수 있다. 일례로, 제2 IC(230)는 제1 IC(210)의 상부에 배치될 수 있으며 제1 IC(210)는 ST(215)에 본딩될 수 있다. 제1 IC(210)의 상면은 본딩 패드들을 포함하고 제2 IC(230)의 바닥면은 본딩 패드들을 포함할 수 있다. 제2 IC(230)의 바닥면의 본딩 패드들의 적어도 일부는 제1 IC(210)의 상면의 본딩 패드들에 본딩될 수 있다. 폴리머 층(225)은 제1 IC 및 제2 IC를 에워쌀 수 있으며, IC들은 상이한 IC 제조 프로세스를 이용해 형성될 수 있다.
도 3은 ST(315) 상에 IC(310)를 포함하는 또 다른 예시적인 장치(305)를 도시한다. IC(310)는 적어도 하나의 실리콘 관통 비아(TSV)를 포함한다. 몇 예시에서, 장치(305)는 ST(315) 상에 배치된 제2 IC(미도시)를 포함한다(예를 들어, 제1 IC(310) 옆에). ST(315)는 TSV(335)로부터 제2 IC의 본딩 패드로의 전기적 연속성을 제공하는 도전성 상호연결을 포함할 수 있다. 몇 예시에서, 제2 IC는 도 3의 IC(310)의 상단에 배치될 수 있다. TSV(335)는 ST(315)의 바닥면의 본딩 패드로부터 제2 IC의 바닥면의 본딩 패드까지의 전기적 연속성을 제공할 수 있다. 몇 예시에서, 장치(305)는 제1 IC(310)와, 제1 IC(310) 상에 제2 IC와, ST(315) 상에 배치되며 본딩 패드를 가지는 제3 IC(미도시)를 (예를 들어, 제1 IC(310) 옆에) 포함할 수 있다. 제1 IC(310)는 제2 IC의 바닥면의 본딩 패드로부터 제3 IC의 본딩 패드 및 ST(315)의 상면까지의 전기적 연속성을 제공하는 적어도 하나의 TSV(335)를 포함할 수 있다.
도 4는 ST(415) 상에 IC(410)를 포함하는 또 다른 예시적인 장치(405)를 도시한다. 도시된 예시에서, 장치(405)는 적어도 하나의 수동(passive) 전기 장치를 ST(415) 상에 포함한다. 도면에서는 두 개의 수동 전기 장치(440A, 440B)를 도시한다. 수동 전기 장치는 능동 컴포넌트(예: 트랜지스터) 대신에 오직 수동 회로 컴포넌트(예: 저항, 캐패시터 등)을 포함할 수 있다. 수동 장치는 적어도 하나의 TSV(435)와 제1 인터 패드 피치를 가지는 본딩 패드들을 포함할 수 있다. 수동 전기 장치의 바닥면의 본딩 패드들의 적어도 일부가 ST(415)의 상면의 본딩 패드들과 본딩된다. 장치(405)는 수동 전기 장치의 위에 배치된 제2 IC(미도시)를 포함할 수 있다. 제2 IC의 바닥면은 본딩 패드들을 포함하고 제2 IC는 수동 전기 장치의 TSV에 본딩된다. TSV(435)는 ST의 상면의 본딩 패드로부터 제2 IC의 바닥면 상의 본딩 패드까지 전기적 연속성을 제공한다.
도 5는 ST(515) 상에 배치된 IC(510)를 포함하는 또 다른 예시적인 장치(505)를 도시한다. 장치(505)는 ST(515)의 상면에 몰딩된 폴리머 층(515)를 포함하고 IC(510)는 폴리머 층 내에 배치된다. 장치(505)는 본딩 패드를 가지며 도시된 IC(510) 상에 배치된 제2 IC(미도시)를 포함할 수 있다. 장치는 몰딩된 폴리머 층(525) 내에 배치된 적어도 하나의 몰드 관통 상호연결(TMI)을 포함한다. TMI는 몰딩된 폴리머 층(525) 내에 하나 이상의 비아들을 형성하고 하나 이상의 비아를 솔더로 채움으로써 생성될 수 있다. 두 개의 TMI 구조(545A 및 545B)가 도시된다. TMI는 몰딩된 폴리머 층(525)를 관통하여 전기적 연속성을 제공한다. 도면에서 도시된 예시에서, TMI는 ST의 바닥면의 본딩 패드로부터 제2 IC의 바닥면의 본딩 패드까지의 전기적 연속성을 제공한다.
도 6은 적어도 하나의 IC를 포함하는 어셈블리를 형성하는 예시적인 방법(600)의 흐름도를 도시한다. 블록(605)에서, ST는 웨이퍼 제조 프로세스를 사용하여 벌크 실리콘(예: 실리콘 웨이퍼)의 기판 상에 형성된다. ST는 ST의 상면과 ST의 바닥면 사이에 적어도 하나의 유전체층을 포함한다. 유전체층은 도전성 상호 연결을 포함하고 ST의 상면에는 제1 인터 패드 피치를 가지는 본딩 패드들을 포함한다.
블록(610)에서, 적어도 하나의 제1 IC가 ST의 상면에 본딩된다. IC는 IC의 바닥면에 본딩 패드들을 포함하고 본딩 패드들은 제1 인터 패드 피치를 가진다. 도 7은 멀티 칩 ST의 상면과 측면의 뷰를 도시한다. 도면은 예를 들어 2개의 4-칩 SoC와 같은 두 개의 4-IC 모듈을 포함하는 웨이퍼의 일부를 도시한다. SoC들은 나중에 개별적인 멀티 칩 ST들로 분리될 수 있다. 4-IC들은 상이한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 4-IC들은 프로세서 코어, 그래픽 프로세서 코어, I/O 칩, 및 메모리 칩을 포함할 수 있다. ST 웨이퍼는 이와 같은 많은 멀티 칩 모듈들을 포함할 수 있다. 도시된 예시에서, ST(715)는 기판(750)의 상측 근처에 형성된다. ST(715)는 IC들 또는 칩들의 정밀 피치를 매칭하기 위해 인터 패드 피치를 가지는 본딩 패드들을 포함할 수 있다. 예시는 이 스테이지에서 제2 인터 패드 피치를 가지는 본딩 패드들(755)을 가지는 ST를 도시하지만, 대안적으로 이러한 패드들은 나중의 단계들에서 형성될 수도 있다.
도 8은 도 7의 어셈블리의 추가적인 스테이지들을 도시한다. 상측 어셈블리(865)는 ST 웨이퍼의 상면에 폴리머 층(825)이 형성된 것을 도시한다. 폴리머 층(825)은 폴리머 층 내에 배치된 IC들을 포함하는 몰딩된 폴리머 층일 수 있다.
도 6으로 돌아오면, 블록(615)에서, ST는 벌크 실리콘의 기판으로부터 분리된다. 이는 도 8의 제2 어셈블리(875)에 도시되었다. 전술한 것처럼, ST(815)는 백 그린딩, 클리빙, 플라이 커팅, 화학 기계적 폴리싱(CMP), 드라이 및 웨트 에칭 중 적어도 하나를 사용하여 벌크 실리콘 기판으로부터 분리될 수 있다.
어셈블리(875) 내의 ST(815)의 바닥면은 제1 인터 패드 피치와는 상이한 제2 인터 패드 피치(예: 제1 인터 패드 피치보다 큰 피치)를 가지는 본딩 패드들을 포함한다. 몇 예시에서, 본딩 패드들은 이른 스테이지에서 층으로서 형성되는 대신에, ST(815)가 벌크 실리콘으로부터 분리된 이후에 ST(815)의 바닥면에 디포짓(deposit)될 수 있다. 솔더 범퍼들은 어셈블리(880)에 도시된 것처럼, 웨이퍼 레벨에서 필요한 경우 추가될 수 있다.
ST(815)의 적어도 하나의 유전체 층의 도전성 상호 연결은 ST의 상면의 본딩 패드들과 ST의 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공할 수 있다. 몇 예시에서, 적어도 하나의 유전체 층의 도전성 상호연결은 분리된 IC들(예: 도 8의 칩-1 및 칩-2 사이)의 본딩 패드들 사이의 전기적 연속성을 제공할 수 있다.
결과적으로 ST(815)는 상당히 얇을 수 있으며(예: 10-20 μm) 몰딩된 폴리머 층(825)이 웨이퍼 처리 도중 힘을 보완해줄 수 있다. ST 웨이퍼는 웨이퍼를 개별적인 제품 다이(die, 890)로 개별화(예: 다이싱)하는 것을 용이하게 하기 위해 자름 선(saw street)(885)을 포함할 수 있다. 개별적인 다이(890)는 패키지 기판 상에 사용될 수 있으며, 예를 들어 시스템 마더보드와 같은 전자 시스템의 인쇄 회로 기판(PCB) 상에 직접 장착될 수도 있다. PCB는 보다 큰 인터 패드 피치를 가지는 본딩 패드들을 포함할 수 있다. ST(815)의 바닥면의 적어도 일부 본딩 패드들은 PCB의 본딩 패드들과 전기적으로 통신할 수 있다.
ST를 사용하는 전술한 장치들, 시스템들 및 방법들은 종래의 멀티칩 패키징 접근 방법에 비하여, 멀티칩 ST 다이 내의 IC들 사이에 상당히 높은 밀도의 상호연결을 가능하게 할 수 있다. ST의 사용은 혼합 프로세스 IC들을 사용한 복합 다이를 형성하는 데 있어서 비용 효율적인 접근 방법을 제공할 수 있다.
요약은 기술적 개시내용은 판독자로 하여금 본질 및 핵심을 확인할 수 있게 하고자 37 C.F.R Section 1.72(b)에 부합하도록 제공된다. 요약은 청구항의 범위 및 의미를 제한하거나 해석하는데 사용되지 않는다는 것을 전제로 제출된다. 이에, 후술할 청구항들은 본 상세한 설명에 통합되고, 각 청구항은 독자적으로 개별적인 실시예들을 나타낸다.
추가적인 예시들
예시 1은 제1 IC 및 웨이퍼 제조된 스페이스 트랜스포머를 포함하는 청구 대상(예를 들어 장치)을 포함할 수 있다. IC는 그 바닥면에 본딩 패드들을 포함하고 본딩 패드들은 제1 인터 패드 피치를 가진다. 스페이스 트랜스포머(ST)는 상면과 바닥면을 포함한다. 상면은 제1 인터 패드 피치를 가지는 본딩 패드들을 포함하고 제1 IC의 적어도 일부의 본딩 패드들은 상면의 본딩 패드들과 본딩된다. 바닥면은 제2 인터 패드 피치를 가지는 본딩 패드들을 포함한다. 또한 ST는 상면과 바닥면 사이에 적어도 하나의 유전체 절연 층과 상면의 본딩 패드들과 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 유전체 층 내에 도전성 상호 연결을 포함할 수 있다.
예시 2에서, 예시 1의 청구 대상은 ST의 상면과 바닥면 사이에 복수의 유전체 절연 층을 선택적으로 포함할 수 있다. 도전성 상호 연결은 상면과 바닥면 사이에 적어도 하나의 금속층을 포함하고, 적어도 하나의 금속층은 ST의 상면의 본딩 패드들과 바닥면의 본딩 패드들 사이에 전기적 연속성을 제공하기 위해 패턴화된다.
예시 3에서, 예시 2의 청구 대상은 웨이퍼 제조 프로세스를 사용하여 형성된 복수의 유전체 층과 적어도 하나의 금속층을 선택적으로 포함할 수 있다. 유전체 절연 층은 산화 실리콘(SiO2)를 포함하고 벌크 실리콘을 포함하지 않을 수 있다.
예시 4에서, 예시 1 내지 예시 3 중 어느 하나 또는 임의의 조합의 청구 대상은 ST 상에 배치된 제2 IC를 선택적으로 포함한다. 제2 IC는 본딩 패드들을 포함하고 제2 IC의 적어도 일부의 본딩 패드들은 ST의 상면의 본딩 패드들과 본딩된다. ST는 제1 IC의 본딩 패드들의 동일 부분 또는 상이한 부분과 제2 IC의 본딩 패드들의 동일 부분 또는 상이한 부분과의 사이에 전기적 연속성을 제공하는 도전성 상호연결을 포함한다.
예시 5에서, 예시 4의 청구 대상은 적어도 하나의 실리콘 관통 비아(TSV)를 선택적으로 포함한다. ST는 TSV로부터 제2 IC의 본딩 패드로 전기적 연속성을 제공하기 위한 도전성 상호연결을 선택적으로 포함한다.
예시 6에서, 예시 1 내지 예시 5 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면에 폴리머 층을 선택적으로 포함하고, 제1 IC는 폴리머 층 내에 배치될 수 있다.
예시 7에서, 예시 1 내지 예시 6 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면 상에 언더필 층(underfill layer)을 선택적으로 포함하고 폴리머 층은 언더필 층 위에 배치될 수 있다. 제1 IC는 폴리머 층 내에 배치될 수 있다.
예시 8에서, 예시 1 내지 예시 7 중 어느 하나 또는 임의의 조합의 청구 대상은 제1 IC 상에 배치된 제2 IC를 선택적으로 포함한다. 제1 IC의 상면은 본딩 패드들을 포함하고 제2 IC의 바닥면은 본딩 패드들을 포함하고, 제2 IC의 바닥면의 본딩 패드들의 적어도 일부가 제1 IC의 상면의 본딩 패드들에 본딩된다.
예시 9에서, 예시 4 내지 예시 8 중 어느 하나 또는 임의의 조합의 청구 대상은 제2 IC를 형성하는데 사용된 IC 제조 프로세스와 상이한 IC 제조 프로세스를 사용해 형성된 제1 IC를 선택적으로 포함한다.
예시 10에서, 예시 4 내지 예시 9 중 어느 하나 또는 임의의 조합의 청구 대상은 적어도 하나의 TSV를 포함하는 제1 IC를 선택적으로 포함하고, 적어도 하나의 TSV는 ST의 바닥면의 본딩 패드로부터 제2 IC의 바닥면의 본딩 패드로의 전기적 연속성을 제공한다.
예시 11에서, 예시 8 내지 예시 10 중 어느 하나 또는 임의의 조합의 청구 대상은 ST 상에 배치되며 본딩 패드들을 포함하는 제3 IC를 포함하고, 제1 IC는 적어도 하나의 TSV를 포함하며, 적어도 하나의 TSV는 제2 IC의 바닥면의 본딩 패드로부터 ST의 상면 및 제3 IC의 본딩 패드로의 전기적 연속성을 제공한다.
예시 12에서, 예시 1 내지 예시 11 중 어느 하나 또는 임의의 조합의 청구 대상은 오직 수동 회로 컴포넌트, 적어도 하나의 TSV 및 제1 인터 패드 피치를 가지는 본딩 패드들만을 포함하는 수동 전기 장치를 선택적으로 포함한다. 수동 전기 장치의 바닥면의 본딩 패드들의 적어도 일부는 ST의 상면의 본딩 패드들에 본딩된다. 예시들은 또한 수동 전기 장치의 상면에 배치된 제2 IC를 선택적으로 포함하고, 제2 IC의 바닥면은 본딩 패드들을 포함한다. 수동 전기 장치의 적어도 하나의 TSV는 ST의 상면의 본딩 패드로부터 제2 IC의 바닥면의 본딩 패드로의 전기적 연속성을 선택적으로 제공한다.
예시 13에서, 예시 1 내지 예시 12 중 어느 하나 또는 임의의 조합의 청구 대상은 스페이스 트랜스포머의 상면에 몰딩된 폴리머 층을 선택적으로 포함하고, 제1 IC는 폴리머 층 내에 배치되고, 제2 IC는 제1 IC 상에 배치되며, 제2 IC의 바닥면은 본딩 패드들을 포함하고 적어도 하나의 몰드 관통 상호연결(TMI)는 폴리머 층 내에 배치되고, TMI는 ST의 바닥면의 본딩 패드로부터 제2 IC의 바닥면의 본딩 패드로의 전기적 연속성을 제공한다.
예시 14에서, 예시 1 내지 예시 13 중 어느 하나 또는 임의의 조합의 청구 대상은 제1 인터 패드 피치보다 큰 제2 인터 패드 피치를 선택적으로 포함한다.
예시 15는 웨이퍼 제조 프로세스를 이용해 벌크 실리콘의 기판 상에 ST를 형성하되, ST는 그 상면 및 바닥면 사이에 적어도 하나의 유전체 층을 포함하고, 적어도 하나의 유전체 층은 도전성 상호 연결을 포함하고 ST의 상면은 제1 인터 패드 피치를 가지는 본딩 패드들을 포함하고, ST는 그 상면 상에 본딩 패드들을 포함하고, 이러한 본딩 패드들은 제1 인터 패드 피치를 가지고, ST를 벌크 실리콘 기판으로부터 분리하고, ST의 바닥면은 제1 인터 패드 피치와 상이한 제2 인터 패드 피치를 가지는 본딩 패드들을 포함하고, 도전성 상호연결은 ST의 상면의 본딩 패드들과 ST의 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위한 청구 대상(예를 들어 방법, 동작을 수행하기 위한 수단, 또는 기계로 하여금 동작을 수행하게 하는 기계 판독 가능 매체)를 포함하며, 이러한 청구 대상은 예시 1 내지 예시 14 중 어느 하나 또는 임의의 조합과 결합될 수도 있다.
예시 16에서, 예시 15의 청구 대상은 복수의 유전체 절연층 및 적어도 하나의 금속층을 웨이퍼 제조 프로세스를 이용해 형성하는 것을 선택적으로 포함할 수 있으며, 이때 적어도 하나의 금속층은 상면의 본딩 패드들과 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 패턴화된다.
예시 17에서, 예시 15 및 예시 16 중 어느 하나 또는 임의의 조합의 청구 대상은 ST를 벌크 실리콘으로부터 백-그린딩, 클리빙, 플라이-커팅, 화학 기계적 폴리싱(CMP), 드라이 에칭 또는 웨트 에칭 중 적어도 하나를 사용하여 분리하는 것을 선택적으로 포함한다.
예시 18에서, 예시 15 내지 예시 17 중 어느 하나 또는 임의의 조합의 청구 대상은 ST가 벌크 실리콘으로부터 분리된 이후에 ST의 바닥면에 본딩 패드를 추가하는 것을 선택적으로 포함한다.
예시 19에서, 예시 15 내지 예시 18 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면 상에 폴리머 층을 형성하되 폴리머 층 내에 제1 IC를 포함하는 것을 선택적으로 포함한다.
예시 20에서, 예시 15 내지 예시 19 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면 상에 폴리머 층을 형성하되 폴리머 층 내에 제1 IC를 포함하는 것을 선택적으로 포함한다.
예시 21에서, 예시 15 내지 예시 19 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면에 폴리머 층을 형성하되 폴리머 층 내에 적어도 하나의 TMI를 가지며, 제1 IC 상에 제2 IC를 배치하고, 제2 IC는 패키징된 IC이고 제2 IC의 바닥면은 본딩 패드들을 포함하며, 적어도 하나의 TMI를 제2 IC의 바닥면의 본딩 패드 및 ST의 상면의 본딩 패드에 본딩하여 ST의 바닥면의 본딩 패드로부터 제2 IC의 바닥면의 본딩 패드로의 전기적 연속성을 제공하는 것을 선택적으로 포함한다.
예시 22에서, 예시 15 내지 예시 21 중 어느 하나 또는 임의의 조합의 청구 대상은 ST 상에 제2 IC를 배치하고, 제2 IC의 바닥면의 본딩 패드들의 적어도 일부를 ST의 상면의 본딩 패드들에 본딩하되, 제2 IC는 제1 IC를 형성하는데 사용된 IC 제조 프로세스와 상이한 IC 제조 프로세스를 사용해 형성되는 것을 선택적으로 포함한다.
예시 23에서, 예시 15 내지 예시 22 중 어느 하나 또는 임의의 조합의 청구 대상은 제1 IC 상에 제2 IC를 배치하고 제2 IC의 바닥면의 본딩 패드들의 적어도 일부를 제1 IC의 상면의 본딩 패드들에 본딩하되, 제2 IC는 제1 IC를 형성하는데 사용된 IC 제조 프로세스와 상이한 IC 제조 프로세스를 사용해 형성되는 것을 선택적으로 포함한다.
예시 24에서, 예시 15 내지 예시 23 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면 상의 수동 전기 장치를 배치하되, 수동 전기 장치는 오직 수동 회로 컴포넌트들과 적어도 하나의 TSV만을 포함하고, 수동 전기 장치의 적어도 하나의 TSV를 제2 IC의 바닥면의 적어도 하나의 본딩 패드 및 ST의 상면의 적어도 하나의 본딩 패드에 본딩하여 제2 IC의 바닥면의 본딩 패드로부터 ST의 바닥면의 본딩 패드로 전기적 연속성을 제공하는 것을 선택적으로 포함한다.
예시 25에서, 예시 15 내지 예시 24 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면 상에 제2 IC를 배치하고, 제1 IC의 적어도 하나의 TSV를 ST의 상면의 본딩 패드에 본딩하여 제1 IC와 제2 IC 사이의 전기적 연속성을 제공하는 것을 선택적으로 포함한다.
예시 26은 바닥면에 제1 인터 패드 피치를 가지는 본딩 패드들을 가지는 제1 IC와, 웨이퍼 제조된 ST와, PCB를 적어도 포함하는 청구 대상(예를 들어 시스템)을 포함하며, 이러한 청구 대상은 예시 1 내지 예시 14 중 어느 하나 또는 임의의 조합과 결합될 수도 있다. 이때, ST는 본딩 패드들을 가지는 상면을 포함하고, 이 본딩 패드들은 제1 인터 패드 피치를 가지고 제1 IC의 본딩 패드들의 적어도 일부는 상면의 본딩 패드들에 본딩되고, ST는 본딩 패드들을 가지는 바닥면을 포함하고, 이 본딩 패드들은 제2 인터 패드 피치를 가지며, ST는 상면과 바닥면 사이에 적어도 하나의 유전체 층을 포함하며 유전체 층 내에 도전성 상호연결을 포함하여 상면의 본딩 패드들과 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하도록 구성된다. PCB는 본딩 패드들을 포함하며 ST의 바닥면의 본딩 패드들의 적어도 일부는 PCB의 본딩 패드들과 전기적으로 통신한다.
예시 27에서, 예시 26의 청구 대상은 제2 인터 패드 피치를 가지는 PCB의 본딩 패드들을 포함하고, ST의 바닥면의 본딩 패드들의 적어도 일부는 PCB의 본딩 패드들에 본딩되는 것을 선택적으로 포함한다.
예시 28에서, 예시 26 및 예시 27 중 어느 하나 또는 임의의 조합의 청구 대상은 ST의 상면에 배치된 제2 IC와 제1 면 및 제2 면을 가지는 패키징 기판을 선택적으로 포함하고, 여기서 제1 면은 제2 인터 패드 피치를 가지는 본딩 패드들을 포함한다. ST는 패키지 기판의 제1 면 상에 배치된 ST일 수 있으며, 패키지 기판의 제2 면은 PCB에 본딩된 본딩 패드들을 포함한다.
예시 29에서, 예시 26 내지 예시 28 중 어느 하나 또는 임의의 조합의 청구 대상은 프로세서 코어를 포함하는 제1 IC와 메모리 IC를 포함하는 제2 IC를 선택적으로 포함한다.
예시 30은 예시 1 내지 29 중 하나 이상의 임의의 부분 또는 임의의 부분들의 조합과 선택적으로 결합될 수 있으며, 예시 1 내지 예시 29의 하나 이상의 기능을 수행하기 위한 수단 또는 기계에 의해 실행되었을 때 기계로 하여금 예시 1 내지 29의 하나 이상의 기능을 수행하도록 하는 명령어를 포함하는 기계 판독가능한 매체를 포함 가능한 청구 대상을 포함할 수 있다.
전술한 비제한적인 예시들은 각각 독자적으로 사용되거나 다른 예시들 중 하나 이상과 다양한 치환 또는 결합으로서 조합될 수 있다.
105: 장치
110: 집적 회로(IC) 칩
115: 스페이스 트랜스포머(ST)
125: 폴리머 층

Claims (20)

  1. 바닥면 상에 본딩 패드들을 포함하는 제1 집적 회로(IC) - 상기 본딩 패드들은 제1 인터 패드 피치(inter-pad pitch)를 가짐 - 와,
    벌크 실리콘 웨이퍼 기판으로부터 분리되는 웨이퍼 제조된(wafer-fabricated) 스페이스 트랜스포머(space transformer, ST)를 포함하되,
    상기 스페이스 트랜스포머(ST)는,
    본딩 패드들을 가지는 상면 - 상기 상면의 본딩 패드들은 상기 제1 인터 패드 피치를 가지며 상기 제1 IC의 본딩 패드들의 적어도 일부는 상기 상면의 본딩 패드들과 본딩됨 - 과,
    본딩 패드들을 가지는 바닥면 - 상기 바닥면의 본딩 패드들은 제2 인터 패드 피치를 가짐 - 과,
    상기 상면과 상기 바닥면 사이에 적어도 하나의 유전체 절연층 - 상기 적어도 하나의 유전체 절연층은 상기 벌크 실리콘 웨이퍼 기판의 벌크 실리콘을 사용하여 형성된 산화 실리콘(SiO2)을 포함함 - 과,
    상기 상면의 본딩 패드들과 상기 바닥면의 본딩 패드들 사이에 전기적 연속성을 제공하도록 구성된 상기 유전체 절연층 내의 도전성 상호연결(conductive interconnect)을 포함하는
    IC 패키지 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 ST의 상면과 바닥면 사이의 복수의 유전체 절연층을 포함하되,
    상기 도전성 상호연결은 상기 상면과 상기 바닥면 사이의 적어도 하나의 금속층을 포함하고, 상기 적어도 하나의 금속층은 상기 ST의 상면의 본딩 패드들과 상기 ST의 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 패턴화되는
    IC 패키지 장치.
  6. 제 1 항에 있어서,
    상기 제1 IC는 적어도 하나의 능동 회로 컴포넌트와, 상기 제1 IC의 상면 상의 본딩 패드들과, 상기 제1 IC의 바닥면으로부터 상기 제1 IC의 상면까지 연장되는 적어도 하나의 실리콘 관통 비아(TSV)를 포함하고, 상기 적어도 하나의 TSV는 상기 ST의 바닥면 상의 본딩 패드로부터 상기 제1 IC의 상면 상의 본딩 패드까지의 전기적 연속성을 제공하는
    IC 패키지 장치.
  7. 제 6 항에 있어서,
    상기 제1 IC 상에 배치된 제2 IC를 포함하되, 상기 제1 IC의 상면은 본딩 패드들을 포함하고 상기 제2 IC의 바닥면은 본딩 패드들을 포함하며, 상기 제2 IC의 상기 바닥면의 본딩 패드들의 적어도 일부는 상기 제1 IC의 상기 상면의 본딩 패드들과 본딩되고, 상기 제1 IC의 적어도 하나의 TSV는 상기 ST의 상면 상의 본딩 패드로부터 상기 제2 IC의 바닥면 상의 본딩 패드까지의 전기적 연속성을 제공하는
    IC 패키지 장치.
  8. 제 1 항에 있어서,
    상기 ST 상에 배치된 수동 전기 장치를 포함하되,
    제2 IC는, 적어도 하나의 캐패시터와, 상기 제1 인터 패드 피치를 가진 바닥면 상의 본딩 패드들 -상기 바닥면 상의 본딩 패드들의 적어도 일부는 상기 ST의 상면의 본딩 패드들에 본딩됨- 과, 상면 상의 본딩 패드들, 및 상기 바닥면 상의 본딩 패드로부터 상기 상면 상의 본딩 패드까지 연장되는 적어도 하나의 TSV를 포함하는
    IC 패키지 장치.
  9. 제 8 항에 있어서,
    상기 ST 상에 배치된 폴리머 층을 포함하되,
    상기 수동 전기 장치는 상기 폴리머 층 내에 배치되고, 상기 적어도 하나의 TSV는 상기 ST와 직접 접촉하며 상기 폴리머 층의 상면까지 연장되는
    IC 패키지 장치.
  10. 제 1 항에 있어서,
    상기 ST의 상면 상의 도전성 상호접속을 포함하되, 상기 도전성 상호접속은
    1 마이크론(1μm) 이하의 도전성 트레이스 스페이싱을 포함하는
    IC 패키지 장치.
  11. 웨이퍼 제조 프로세스를 이용해 벌크 실리콘 기판 상에 스페이스 트랜스포머(ST)를 형성하는 단계 - 상기 ST는 상기 ST의 상면과 바닥면 사이에 적어도 하나의 유전체층을 포함하고, 상기 적어도 하나의 유전체층은 도전성 상호연결을 포함하고 상기 ST의 상면은 제1 인터 패드 피치를 가지는 본딩 패드들을 포함함 - 와,
    상기 ST의 상면 상에 적어도 제1 집적 회로(IC)를 본딩하는 단계 - 상기 제1 IC는 상기 제1 IC의 바닥면 상에 본딩 패드들을 포함하고, 상기 본딩 패드들은 상기 제1 인터 패드 피치를 가짐 - 와,
    상기 벌크 실리콘 기판으로부터 상기 ST를 분리하는 단계 - 상기 ST의 바닥면은 상기 제1 인터 패드 피치와 상이한 제2 인터 패드 피치를 가지며, 상기 도전성 상호연결은 상기 ST의 상면의 본딩 패드들과 상기 ST의 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공함 - 를 포함하는
    IC 패키지 제조 방법.
  12. 제 11 항에 있어서,
    상기 ST를 형성하는 단계는 산화 실리콘을 포함하도록 ST를 형성하는 단계를 포함하고,
    상기 벌크 실리콘 기판으로부터 상기 ST를 분리하는 단계는 ST로부터 벌크 실리콘을 배제(exclude)하는
    IC 패키지 제조 방법.
  13. 제 12 항에 있어서,
    상기 벌크 실리콘 기판으로부터 상기 ST를 분리하는 단계는 백-그린딩(back-grinding), 클리빙(cleaving), 플라이-커팅(fly-cutting), 화학 기계적 폴리싱(chemical mechanical polishing, CMP), 드라이 에칭 또는 웨트 에칭 중 적어도 하나를 포함하는
    IC 패키지 제조 방법.
  14. 삭제
  15. 삭제
  16. 제 11 항에 있어서,
    상기 벌크 실리콘 기판으로부터 상기 ST가 분리된 이후에 상기 ST의 바닥면에 본딩 패드들을 추가하는 단계를 포함하는
    IC 패키지 제조 방법.
  17. 제 11 항에 있어서,
    상기 ST를 형성하는 단계는 상기 웨이퍼 제조 프로세스를 사용해 복수의 유전체 절연층 및 적어도 하나의 금속층을 형성하는 단계를 포함하고, 상기 적어도 하나의 금속층은 상기 상면의 본딩 패드들과 상기 바닥면의 본딩 패드들 사이의 전기적 연속성을 제공하기 위해 패턴화되는
    IC 패키지 제조 방법.
  18. 제 11 항에 있어서,
    상기 ST 상에 제2 IC를 배치하는 단계와, 상기 제2 IC의 바닥면의 본딩 패드들의 적어도 일부를 상기 ST의 상면의 본딩 패드들에 본딩하는 단계를 포함하고, 상기 제2 IC는 상기 제1 IC를 형성하는데 사용된 IC 제조 프로세스와 상이한 IC 제조 프로세스를 사용하여 형성되는
    IC 패키지 제조 방법.
  19. 제 11 항에 있어서,
    상기 제1 IC 상에 제2 IC를 배치하는 단계와, 상기 제2 IC의 바닥면의 본딩 패드들의 적어도 일부를 상기 제1 IC의 상면의 본딩 패드들에 본딩하는 단계를 포함하고, 상기 제2 IC는 상기 제1 IC를 형성하는데 사용된 IC 제조 프로세스와 상이한 IC 제조 프로세스를 사용하여 형성되는
    IC 패키지 제조 방법.
  20. 제 19 항에 있어서,
    상기 ST의 상면 상에 수동 전기 장치를 배치하는 단계 - 상기 수동 전기 장치는 수동 회로 컴포넌트들과 적어도 하나의 TSV만 포함함 - 와,
    상기 제2 IC의 바닥면 상의 본딩 패드로부터 상기 ST의 바닥면 상의 본딩 패드까지의 전기적 연속성을 제공하도록 상기 수동 전기 장치의 적어도 하나의 TSV를 상기 제2 IC의 바닥면의 적어도 하나의 본딩 패드와 상기 ST의 상면의 적어도 하나의 본딩 패드에 본딩하는 단계를 포함하는
    IC 패키지 제조 방법.
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