JP3427352B2 - 半導体パッケージ用回路基板 - Google Patents
半導体パッケージ用回路基板Info
- Publication number
- JP3427352B2 JP3427352B2 JP2000247007A JP2000247007A JP3427352B2 JP 3427352 B2 JP3427352 B2 JP 3427352B2 JP 2000247007 A JP2000247007 A JP 2000247007A JP 2000247007 A JP2000247007 A JP 2000247007A JP 3427352 B2 JP3427352 B2 JP 3427352B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- semiconductor package
- resin
- package according
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
- H05K1/0257—Overvoltage protection
- H05K1/0259—Electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0215—Grounding of printed circuits by connection to external grounding means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09354—Ground conductor along edge of main surface
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structure Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ用
回路基板に関するもので、より詳しくは、回路基板を用
いた半導体パッケージの製造工程中、その回路基板が製
造装置に完璧に接地できる構造を提供し、半導体チップ
や回路基板等が静電気により破損される現象を防止し得
る半導体パッケージ用回路基板に関するものである。
回路基板に関するもので、より詳しくは、回路基板を用
いた半導体パッケージの製造工程中、その回路基板が製
造装置に完璧に接地できる構造を提供し、半導体チップ
や回路基板等が静電気により破損される現象を防止し得
る半導体パッケージ用回路基板に関するものである。
【０００２】
【従来の技術】通常、半導体パッケージ用回路基板は、
半導体チップを搭載してメインボード（ｍａｉｎ ｂｏ
ａｒｄ）（マザーボード）上に支持及び固定し、その半
導体チップとメインボード間に所定の電気的信号を媒介
する役割をする。このような半導体パッケージ用回路基
板には、通常多数のユニットが一つのストリップをな
し、半導体パッケージの製造工程中には前記ストリップ
のままで移送及び作業されるものがある。上記各々の回
路基板ユニットは、通常熱硬化性樹脂基板またはフィル
ム等を中心にその両面に銅薄膜等でなる導電性回路パタ
ーン及びボールランド等が形成されてあり、両表面はカ
バーコート等によりコーティングされている。
半導体チップを搭載してメインボード（ｍａｉｎ ｂｏ
ａｒｄ）（マザーボード）上に支持及び固定し、その半
導体チップとメインボード間に所定の電気的信号を媒介
する役割をする。このような半導体パッケージ用回路基
板には、通常多数のユニットが一つのストリップをな
し、半導体パッケージの製造工程中には前記ストリップ
のままで移送及び作業されるものがある。上記各々の回
路基板ユニットは、通常熱硬化性樹脂基板またはフィル
ム等を中心にその両面に銅薄膜等でなる導電性回路パタ
ーン及びボールランド等が形成されてあり、両表面はカ
バーコート等によりコーティングされている。
【０００３】一方、近年開発された半導体チップは、駆
動電圧が低く、また許容される電圧の誤差が小さく、回
路パターンが微細に形成されているので、半導体チップ
をアセンブリする工程、例えば、ワイヤボンディング、
モールディング、マーキング、ボールバンピング、シン
ギュレーション（単体分割）のような工程で半導体チッ
プや回路基板に静電気が蓄積された後、いっときに放電
され半導体チップ及び回路基板を容易に破損させるとい
う問題が頻繁に発生している。
動電圧が低く、また許容される電圧の誤差が小さく、回
路パターンが微細に形成されているので、半導体チップ
をアセンブリする工程、例えば、ワイヤボンディング、
モールディング、マーキング、ボールバンピング、シン
ギュレーション（単体分割）のような工程で半導体チッ
プや回路基板に静電気が蓄積された後、いっときに放電
され半導体チップ及び回路基板を容易に破損させるとい
う問題が頻繁に発生している。
【０００４】即ち、ポリマー系の封止材が、封止工程
中、回路基板のカバーコートや導電層（例えば、信号
用、接地用及び電源用等の回路パターン）または半導体
チップと直接摩擦することによって、上記回路基板や半
導体チップ等に静電気が発生及び蓄積される。このよう
な回路基板は、後続の工程に投入するために治具や金型
から引き拔かなければならないが、この時、上記金型や
他の資材にその回路基板の導電性部分が接触するように
しなければ、突然の静電気の放電により半導体チップや
回路基板が破損されるという問題点がある。このような
大容量の静電気の放電現象はすべての工程中に発生の可
能性があるが、特に金型を用いた回路基板の封止工程中
にもっと頻繁に発生する。
中、回路基板のカバーコートや導電層（例えば、信号
用、接地用及び電源用等の回路パターン）または半導体
チップと直接摩擦することによって、上記回路基板や半
導体チップ等に静電気が発生及び蓄積される。このよう
な回路基板は、後続の工程に投入するために治具や金型
から引き拔かなければならないが、この時、上記金型や
他の資材にその回路基板の導電性部分が接触するように
しなければ、突然の静電気の放電により半導体チップや
回路基板が破損されるという問題点がある。このような
大容量の静電気の放電現象はすべての工程中に発生の可
能性があるが、特に金型を用いた回路基板の封止工程中
にもっと頻繁に発生する。
【０００５】このような問題を解決するために、従来に
は、回路基板ユニット２またはストリップ１００に別途
の鍍金されたインデックスホール１６を提供するか、ま
たはグラウンドプレート１７を提供している（図１８参
照）。このような従来の回路基板ユニット２またはスト
リップ１００の構造を図１８及び図１９を参照して、以
下に説明する。
は、回路基板ユニット２またはストリップ１００に別途
の鍍金されたインデックスホール１６を提供するか、ま
たはグラウンドプレート１７を提供している（図１８参
照）。このような従来の回路基板ユニット２またはスト
リップ１００の構造を図１８及び図１９を参照して、以
下に説明する。
【０００６】まず、樹脂回路基板（図示せず）を中心
に、その上面には半導体チップが実装されるようにほぼ
四角形にチップ搭載部８が形成されており、チップ搭載
部８の周辺には放射状に微細且つ調密な導電性回路パタ
ーン１０が形成されている。回路パターン１０間にはチ
ップ搭載部８または回路パターン１０中、接地用回路パ
ターンに連結されると共に各回路基板ユニット２の縁か
らチップ搭載部８に向かって封止材が流入する通路であ
るゴールドゲート４０が形成されている。
に、その上面には半導体チップが実装されるようにほぼ
四角形にチップ搭載部８が形成されており、チップ搭載
部８の周辺には放射状に微細且つ調密な導電性回路パタ
ーン１０が形成されている。回路パターン１０間にはチ
ップ搭載部８または回路パターン１０中、接地用回路パ
ターンに連結されると共に各回路基板ユニット２の縁か
らチップ搭載部８に向かって封止材が流入する通路であ
るゴールドゲート４０が形成されている。
【０００７】樹脂回路基板上面のチップ搭載部８及び回
路パターン１０はカバーコート６でコーティングされる
が、ゴールドゲート４０及び半導体チップと電気的に接
続される回路パターン１０のチップ搭載部８側の端部、
即ちボンドフィンガー部は上記チップ搭載部８に設定さ
れた半導体チップ（図示せず）をワイヤボンディングす
るためにカバーコート６がコーティングされることな
く、開口（ｏｐｅｎ）されている。一方、回路パターン
１０中、一定領域には樹脂回路基板の上部から下部に向
かって導電性ビアホール１２が形成されており、導電性
ビアホール１２に連結されたままで樹脂回路基板の下面
には、導電性ボールが融着されるように多数のボールラ
ンド１４が形成されている。また、ボールランド１４を
除外した樹脂回路基板の下面全体もカバーコート６でコ
ーティングされている。
路パターン１０はカバーコート６でコーティングされる
が、ゴールドゲート４０及び半導体チップと電気的に接
続される回路パターン１０のチップ搭載部８側の端部、
即ちボンドフィンガー部は上記チップ搭載部８に設定さ
れた半導体チップ（図示せず）をワイヤボンディングす
るためにカバーコート６がコーティングされることな
く、開口（ｏｐｅｎ）されている。一方、回路パターン
１０中、一定領域には樹脂回路基板の上部から下部に向
かって導電性ビアホール１２が形成されており、導電性
ビアホール１２に連結されたままで樹脂回路基板の下面
には、導電性ボールが融着されるように多数のボールラ
ンド１４が形成されている。また、ボールランド１４を
除外した樹脂回路基板の下面全体もカバーコート６でコ
ーティングされている。
【０００８】図面中、未説明の符号２２は、各回路基板
ユニット２とユニット２間に一定の長さに貫通形成され
たスロットであり、未説明の符号１８は、回路基板スト
リップ１００が個々の半導体パッケージに切断される
時、基準になるシンギュレーションホールであり、符号
１６は、各種の装置に回路基板を固定させるか、ローデ
ィング（ｌｏａｄｉｎｇ）させる時、利用されるインデ
ックスホールである。
ユニット２とユニット２間に一定の長さに貫通形成され
たスロットであり、未説明の符号１８は、回路基板スト
リップ１００が個々の半導体パッケージに切断される
時、基準になるシンギュレーションホールであり、符号
１６は、各種の装置に回路基板を固定させるか、ローデ
ィング（ｌｏａｄｉｎｇ）させる時、利用されるインデ
ックスホールである。
【０００９】ここで、インデックスホール１６の内壁は
鍍金されており、このインデックスホール１６は所定の
接地用回路パターン１０に連結されている。さらに、イ
ンデックスホール１６は、樹脂回路基板が各装置に投入
される時毎に、その装置に具備された固定ピンに挿入さ
れる。よって、金属性の装置と樹脂回路基板のインデッ
クスホールが自然に導通されることによって、樹脂回路
基板や半導体チップに発生する静電気が装置の方に放出
されるようになっている。
鍍金されており、このインデックスホール１６は所定の
接地用回路パターン１０に連結されている。さらに、イ
ンデックスホール１６は、樹脂回路基板が各装置に投入
される時毎に、その装置に具備された固定ピンに挿入さ
れる。よって、金属性の装置と樹脂回路基板のインデッ
クスホールが自然に導通されることによって、樹脂回路
基板や半導体チップに発生する静電気が装置の方に放出
されるようになっている。
【００１０】しかし、これはインデックスホール１６
が、各装置の固定ピンよりは口径が若干大きいので、そ
の固定ピンから分離される瞬間や他の固定ピンへ移動す
る瞬間に接地状態が不完全になるという問題があり、こ
れにより、瞬間的に多量の静電気が放出される懸念があ
る。
が、各装置の固定ピンよりは口径が若干大きいので、そ
の固定ピンから分離される瞬間や他の固定ピンへ移動す
る瞬間に接地状態が不完全になるという問題があり、こ
れにより、瞬間的に多量の静電気が放出される懸念があ
る。
【００１１】一方、鍍金されたインデックスホール１６
の外に図１９に示したように、多数のボールランド１４
が形成された各々のユニット２に一定の面積を有するグ
ラウンドプレート１７を形成することによって、樹脂回
路基板を装置にローディングする時、グラウンドプレー
ト１７がその装置の移送レール（ｒａｉｌ）や安着部等
に接地するようにしたものもある。勿論、グラウンドプ
レート１７は接地用回路パターンと接続されている。
の外に図１９に示したように、多数のボールランド１４
が形成された各々のユニット２に一定の面積を有するグ
ラウンドプレート１７を形成することによって、樹脂回
路基板を装置にローディングする時、グラウンドプレー
ト１７がその装置の移送レール（ｒａｉｌ）や安着部等
に接地するようにしたものもある。勿論、グラウンドプ
レート１７は接地用回路パターンと接続されている。
【００１２】しかし、この時にも樹脂回路基板ストリッ
プの、そり現象（ｗａｒｐ）の発生時、グラウンドプレ
ート１７が装置と完璧には接地されないから、静電気に
より回路基板や半導体チップの破損現象が頻繁に発生す
る問題点がある（便宜上、鍍金されたインデックスホー
ル１６とグラウンドプレート１７をひとつの回路基板ス
トリップに図示する）。
プの、そり現象（ｗａｒｐ）の発生時、グラウンドプレ
ート１７が装置と完璧には接地されないから、静電気に
より回路基板や半導体チップの破損現象が頻繁に発生す
る問題点がある（便宜上、鍍金されたインデックスホー
ル１６とグラウンドプレート１７をひとつの回路基板ス
トリップに図示する）。
【００１３】
【発明が解決しようとする課題】したがって、本発明は
上記のような従来の問題点を解決すべく案出したもので
あり、本発明の目的は、封止工程中、発生される回路基
板や半導体チップからの静電気を金型の方へ容易に放出
させることができる半導体パッケージ用回路基板の提供
にある。
上記のような従来の問題点を解決すべく案出したもので
あり、本発明の目的は、封止工程中、発生される回路基
板や半導体チップからの静電気を金型の方へ容易に放出
させることができる半導体パッケージ用回路基板の提供
にある。
【００１４】本発明の他の目的は、回路基板を用いた半
導体パッケージの製造工程中、その回路基板が製造装置
に完璧に接地されるようにして、半導体チップや回路基
板等が静電気により破損される現象を未然に防止し得る
半導体パッケージ用回路基板の提供にある。
導体パッケージの製造工程中、その回路基板が製造装置
に完璧に接地されるようにして、半導体チップや回路基
板等が静電気により破損される現象を未然に防止し得る
半導体パッケージ用回路基板の提供にある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
になされた本発明による半導体パッケージ用回路基板
は、樹脂回路基板と、前記樹脂回路基板の上面に、半導
体チップが搭載されるように形成されたチップ搭載部
と、前記チップ搭載部の外周縁に放射状に微細に形成さ
れて縁まで延長された多数の回路パターンと、前記樹脂
回路基板の下面に、導電性ボールが融着されるように整
列され形成された多数のボールランドと、前記樹脂回路
基板上面の回路パターンと樹脂回路基板下面のボールラ
ンドとを連結する導電性ビアホールと、前記樹脂回路基
板の上下面にコーティングされ、回路パターンを外部環
境から保護し、ボールランドは外側に開口（ｏｐｅｎ）
されるように形成させるカバーコートと、前記樹脂回路
基板の縁部に前記多数の回路パターンを連結するように
形成され、半導体パッケージ製造工程中において静電気
を除去するための静電気除去手段とで構成されることを
特徴とする。
になされた本発明による半導体パッケージ用回路基板
は、樹脂回路基板と、前記樹脂回路基板の上面に、半導
体チップが搭載されるように形成されたチップ搭載部
と、前記チップ搭載部の外周縁に放射状に微細に形成さ
れて縁まで延長された多数の回路パターンと、前記樹脂
回路基板の下面に、導電性ボールが融着されるように整
列され形成された多数のボールランドと、前記樹脂回路
基板上面の回路パターンと樹脂回路基板下面のボールラ
ンドとを連結する導電性ビアホールと、前記樹脂回路基
板の上下面にコーティングされ、回路パターンを外部環
境から保護し、ボールランドは外側に開口（ｏｐｅｎ）
されるように形成させるカバーコートと、前記樹脂回路
基板の縁部に前記多数の回路パターンを連結するように
形成され、半導体パッケージ製造工程中において静電気
を除去するための静電気除去手段とで構成されることを
特徴とする。
【００１６】また、本発明の回路基板は、スロットを中
心に多数個が連続的に連結されて一つのストリップをな
すこともできる。
心に多数個が連続的に連結されて一つのストリップをな
すこともできる。
【００１７】さらに、前記チップ搭載部が行ならびに列
をなし、一定の距離が離隔されたままで群集され、一つ
のサブ−ストリップをなし、前記サブ−ストリップは一
定の長さで貫通されたスロットを境界として多数が連結
されて一つのメインストリップをなすマトリックス（ｍ
ａｔｒｉｘ）タイプの回路基板にも使用することができ
る。
をなし、一定の距離が離隔されたままで群集され、一つ
のサブ−ストリップをなし、前記サブ−ストリップは一
定の長さで貫通されたスロットを境界として多数が連結
されて一つのメインストリップをなすマトリックス（ｍ
ａｔｒｉｘ）タイプの回路基板にも使用することができ
る。
【００１８】さらに、前記静電気除去手段は、封止工程
中、金型に密着する前記樹脂回路基板の縁付近で、前記
回路パターンが外部へ直接露出されるようにカバーコー
トがコーティングされていない開口（ｏｐｅｎｉｎｇ）
領域であることを特徴とする。
中、金型に密着する前記樹脂回路基板の縁付近で、前記
回路パターンが外部へ直接露出されるようにカバーコー
トがコーティングされていない開口（ｏｐｅｎｉｎｇ）
領域であることを特徴とする。
【００１９】また、前記静電気除去手段は、前記樹脂回
路基板のボールランドが形成された面で、半導体パッケ
ージ製造工程中、製造装置と接触する長辺側の両辺の縁
全体に沿って形成される一定の幅のグラウンドメタルラ
イン（ｇｒｏｕｎｄ ｍｅｔａｌ ｌｉｎｅ）であるこ
とを特徴とする。
路基板のボールランドが形成された面で、半導体パッケ
ージ製造工程中、製造装置と接触する長辺側の両辺の縁
全体に沿って形成される一定の幅のグラウンドメタルラ
イン（ｇｒｏｕｎｄ ｍｅｔａｌ ｌｉｎｅ）であるこ
とを特徴とする。
【００２０】また、前記樹脂回路基板がストリップの形
態である時、前記静電気除去手段は、前記樹脂回路基板
のいずれかの一面に各ユニットの縁に沿って形成される
共通パターンであり、前記各ユニットの共通パターンは
相互連結されており、前記多数のユニット中いずれかの
一つのユニットに前記共通パターンが連結された接地手
段が形成されており、前記接地手段はカバーコートに対
し開口（ｏｐｅｎ）されていることを特徴とする。
態である時、前記静電気除去手段は、前記樹脂回路基板
のいずれかの一面に各ユニットの縁に沿って形成される
共通パターンであり、前記各ユニットの共通パターンは
相互連結されており、前記多数のユニット中いずれかの
一つのユニットに前記共通パターンが連結された接地手
段が形成されており、前記接地手段はカバーコートに対
し開口（ｏｐｅｎ）されていることを特徴とする。
【００２１】また、前記樹脂回路基板がマトリックス
（ｍａｔｒｉｘ）タイプである時、前記樹脂回路基板
は、前記各サブ−ストリップの回路基板の下面の前記多
数のチップ搭載部の外周縁に各々形成される多数のグラ
ウンドリング（ｇｒｏｕｎｄ ｒｉｎｇ）と、一つの前
記グラウンドリングとそれに隣接する他のグラウンドリ
ングを各々電気的に連結する手段と、前記グラウンドリ
ングと電気的に連結され、半導体パッケージ製造工程
時、静電気の蓄積を回避するための前記樹脂回路基板の
縁に位置する導電性パッドをさらに包含することを特徴
とする。
（ｍａｔｒｉｘ）タイプである時、前記樹脂回路基板
は、前記各サブ−ストリップの回路基板の下面の前記多
数のチップ搭載部の外周縁に各々形成される多数のグラ
ウンドリング（ｇｒｏｕｎｄ ｒｉｎｇ）と、一つの前
記グラウンドリングとそれに隣接する他のグラウンドリ
ングを各々電気的に連結する手段と、前記グラウンドリ
ングと電気的に連結され、半導体パッケージ製造工程
時、静電気の蓄積を回避するための前記樹脂回路基板の
縁に位置する導電性パッドをさらに包含することを特徴
とする。
【００２２】また、前記静電気除去手段が、伝導性パッ
ドを有する文字または記号が表示された回路基板表示部
であることを特徴とする。
ドを有する文字または記号が表示された回路基板表示部
であることを特徴とする。
【００２３】本発明に於いての前記静電気除去手段は、
ユニット単位、ストリップまたはマトリックス（ｍａｔ
ｒｉｘ）タイプの樹脂回路基板の縁近傍で樹脂回路基板
の縁まで延長された多数の回路パターンを連結して形成
するもので、半導体パッケージの製造工程中、その回路
基板が製造装置に完璧に接地されるようにして、半導体
チップや回路基板等が静電気により破損される現象を未
然に防止するためのものである。また、上述したよう
に、カバーコートによりコーティングされていない開口
領域や一定領域のメタルラインのみならず、カバーコー
トによりコーティングされる共通パターン等をも含み、
さらに半導体製造工程中、製造装置と接触して接地させ
る導電性パッド等もここに包含される。
ユニット単位、ストリップまたはマトリックス（ｍａｔ
ｒｉｘ）タイプの樹脂回路基板の縁近傍で樹脂回路基板
の縁まで延長された多数の回路パターンを連結して形成
するもので、半導体パッケージの製造工程中、その回路
基板が製造装置に完璧に接地されるようにして、半導体
チップや回路基板等が静電気により破損される現象を未
然に防止するためのものである。また、上述したよう
に、カバーコートによりコーティングされていない開口
領域や一定領域のメタルラインのみならず、カバーコー
トによりコーティングされる共通パターン等をも含み、
さらに半導体製造工程中、製造装置と接触して接地させ
る導電性パッド等もここに包含される。
【００２４】
【発明の実施の形態】次に、本発明にかかる半導体パッ
ケージ用回路基板の実施の形態の具体例を図面を参照し
ながら説明する。図１は、本発明の望ましい第１の実施
例による半導体パッケージ用回路基板を示した平面図で
あり、図２は図１のＡ部の拡大図であり、図３は図２の
Ｉ−Ｉ線を示した断面図である。
ケージ用回路基板の実施の形態の具体例を図面を参照し
ながら説明する。図１は、本発明の望ましい第１の実施
例による半導体パッケージ用回路基板を示した平面図で
あり、図２は図１のＡ部の拡大図であり、図３は図２の
Ｉ−Ｉ線を示した断面図である。
【００２５】本発明の第１の実施例による樹脂回路基板
ストリップ１００は、封止工程中金型６０により密着さ
れる各回路基板ユニット２の縁とスロット２２付近に多
数の回路パターン１０を連結するための静電気除去手段
としてカバーコート６の開口（ｏｐｅｎｉｎｇ）領域５
０を形成させた点を除外すれば、前述した図１８、図１
９と実質的にほぼ同一するので、その差異点に対してだ
け主に説明することにする。
ストリップ１００は、封止工程中金型６０により密着さ
れる各回路基板ユニット２の縁とスロット２２付近に多
数の回路パターン１０を連結するための静電気除去手段
としてカバーコート６の開口（ｏｐｅｎｉｎｇ）領域５
０を形成させた点を除外すれば、前述した図１８、図１
９と実質的にほぼ同一するので、その差異点に対してだ
け主に説明することにする。
【００２６】前記開口領域５０は、図１及び図２に示し
たように、各々の回路基板ユニット２の縁とスロット２
２付近に短冊形状に多数個を形成するか、図４及び図５
に示したように、各々の回路基板ユニット２の縁及びス
ロット２２に沿って一体となった額縁形状に形成するこ
ともできる。
たように、各々の回路基板ユニット２の縁とスロット２
２付近に短冊形状に多数個を形成するか、図４及び図５
に示したように、各々の回路基板ユニット２の縁及びス
ロット２２に沿って一体となった額縁形状に形成するこ
ともできる。
【００２７】図１及び図２に示した短冊形状の開口領域
５０は、必ず封止領域３６の外側に形成しなければなら
ない。望ましくは金型６０からもっとも大きい圧力を受
ける各インデックスホール１６とインデックスホール１
６との間、即ち、回路基板ユニット２の縁とスロット２
２付近に形成する。また、図４及び図５に示した額縁形
状の開口領域５０は、シンギュレーションホール１８と
インデックスホール１６間の領域、即ち、回路基板ユニ
ット２の縁とスロット２２に沿って一体に形成するのが
望ましい。
５０は、必ず封止領域３６の外側に形成しなければなら
ない。望ましくは金型６０からもっとも大きい圧力を受
ける各インデックスホール１６とインデックスホール１
６との間、即ち、回路基板ユニット２の縁とスロット２
２付近に形成する。また、図４及び図５に示した額縁形
状の開口領域５０は、シンギュレーションホール１８と
インデックスホール１６間の領域、即ち、回路基板ユニ
ット２の縁とスロット２２に沿って一体に形成するのが
望ましい。
【００２８】前記のような開口領域５０へは、回路基板
ユニット２の縁に向かって延長された各種回路パターン
１０、例えば、信号用、接地用及び電源用のすべての回
路パターン１０が通過するようになるが、これらのすべ
ての回路パターン１０はカバーコート６によりコーティ
ングされていない開口領域５０により外部へ直接全部露
出される。
ユニット２の縁に向かって延長された各種回路パターン
１０、例えば、信号用、接地用及び電源用のすべての回
路パターン１０が通過するようになるが、これらのすべ
ての回路パターン１０はカバーコート６によりコーティ
ングされていない開口領域５０により外部へ直接全部露
出される。
【００２９】一方、図３に示したように、カバーコート
６の厚さは樹脂回路基板４及び回路パターン１０の厚さ
に比べて非常に薄く、また高分子樹脂で弾力性があるの
で、金型６０により押圧されれば、カバーコート６の厚
さはほとんど無視されるようになる。よって、カバーコ
ート６が形成されていない開口領域５０内のすべての回
路パターン１０は金型６０に直接容易に接触されるよう
になる。
６の厚さは樹脂回路基板４及び回路パターン１０の厚さ
に比べて非常に薄く、また高分子樹脂で弾力性があるの
で、金型６０により押圧されれば、カバーコート６の厚
さはほとんど無視されるようになる。よって、カバーコ
ート６が形成されていない開口領域５０内のすべての回
路パターン１０は金型６０に直接容易に接触されるよう
になる。
【００３０】さらに、本実施例に於いては、ストリップ
形態の半導体パッケージ用回路基板に対してだけ言及し
ているが、チップ搭載部８が行ならびに列をなし一定の
距離が離隔されたままで群集され一つのサブ−ストリッ
プをなし、サブ−ストリップは一定の長さで貫通された
スロットを境界として多数が連結されて一つのメインス
トリップをなすマトリックス（ｍａｔｒｉｘ）タイプの
回路基板にも使用することができる。
形態の半導体パッケージ用回路基板に対してだけ言及し
ているが、チップ搭載部８が行ならびに列をなし一定の
距離が離隔されたままで群集され一つのサブ−ストリッ
プをなし、サブ−ストリップは一定の長さで貫通された
スロットを境界として多数が連結されて一つのメインス
トリップをなすマトリックス（ｍａｔｒｉｘ）タイプの
回路基板にも使用することができる。
【００３１】このようにして、封止工程中、封止材と回
路パターン１０及び半導体チップとの直接的な摩擦によ
り発生する静電気は半導体チップや回路基板に蓄積され
ることなく、開口領域５０内側の回路パターン１０を通
じて金型６０と直接接触することによって、静電気は金
型６０に通じて外部に迅速に放出されるようになる。こ
こで、半導体チップは、導電性ワイヤで回路パターン１
０に電気的に接続されているから、半導体チップに蓄積
された静電気は、開口領域５０内側の回路パターン１０
を通じて金型６０へ即刻放出される。
路パターン１０及び半導体チップとの直接的な摩擦によ
り発生する静電気は半導体チップや回路基板に蓄積され
ることなく、開口領域５０内側の回路パターン１０を通
じて金型６０と直接接触することによって、静電気は金
型６０に通じて外部に迅速に放出されるようになる。こ
こで、半導体チップは、導電性ワイヤで回路パターン１
０に電気的に接続されているから、半導体チップに蓄積
された静電気は、開口領域５０内側の回路パターン１０
を通じて金型６０へ即刻放出される。
【００３２】図６は、本発明の望ましい第２の実施例に
よる半導体パッケージ用回路基板の下面図である。ま
ず、本発明の回路基板の上面構造は従来とほぼ同一と
し、発明の要旨を混同することのないようにするため、
これに対する説明は省略するようにする。
よる半導体パッケージ用回路基板の下面図である。ま
ず、本発明の回路基板の上面構造は従来とほぼ同一と
し、発明の要旨を混同することのないようにするため、
これに対する説明は省略するようにする。
【００３３】図示したように、本発明による回路基板の
下面構造は、樹脂回路基板（図示せず）の表面に導電性
ボールが融着されるように多数のボールランド１４が整
列され形成されており、ボールランド１４を除外した樹
脂回路基板表面はカバーコート６でコーティングされて
いる。
下面構造は、樹脂回路基板（図示せず）の表面に導電性
ボールが融着されるように多数のボールランド１４が整
列され形成されており、ボールランド１４を除外した樹
脂回路基板表面はカバーコート６でコーティングされて
いる。
【００３４】また、このような回路基板は多数のユニッ
ト２が上下の方向に長く貫通されたスロット２２を中心
に多数個が連続的に連結されて一つの樹脂回路基板スト
リップ１００をなし、各ユニット２毎にボールランド１
４領域の外側に多数のシンギュレーションホール１８が
形成されており、スロット２２の上下端付近には製造装
置との固定のピン（図示せず）に挿入され樹脂回路基板
ストリップ１００を固定させるか移送させるインデック
スホール１６が形成されている。
ト２が上下の方向に長く貫通されたスロット２２を中心
に多数個が連続的に連結されて一つの樹脂回路基板スト
リップ１００をなし、各ユニット２毎にボールランド１
４領域の外側に多数のシンギュレーションホール１８が
形成されており、スロット２２の上下端付近には製造装
置との固定のピン（図示せず）に挿入され樹脂回路基板
ストリップ１００を固定させるか移送させるインデック
スホール１６が形成されている。
【００３５】一方、樹脂回路基板ストリップ１００は半
導体パッケージ製造工程中、各装置の移送レールまたは
安着部等に接触される樹脂回路基板ストリップ１００の
縁に沿って多数の回路パターン１０を連結して静電気の
除去手段として一定の幅のグラウンドメタルライン（ｇ
ｒｏｕｎｄ ｍｅｔａｌ ｌｉｎｅ）５１が形成されて
いる。グラウンドメタルライン５１は樹脂回路基板スト
リップ１００の一側の縁にだけ形成するようにもできる
し、図６に示したように、回路基板ストリップ１００の
長辺側の両辺の縁全体に沿って形成してほぼレール形状
になるようにすることもできる。
導体パッケージ製造工程中、各装置の移送レールまたは
安着部等に接触される樹脂回路基板ストリップ１００の
縁に沿って多数の回路パターン１０を連結して静電気の
除去手段として一定の幅のグラウンドメタルライン（ｇ
ｒｏｕｎｄ ｍｅｔａｌ ｌｉｎｅ）５１が形成されて
いる。グラウンドメタルライン５１は樹脂回路基板スト
リップ１００の一側の縁にだけ形成するようにもできる
し、図６に示したように、回路基板ストリップ１００の
長辺側の両辺の縁全体に沿って形成してほぼレール形状
になるようにすることもできる。
【００３６】ここで、グラウンドメタルライン５１は、
回路パターン１０の材質と同一の材質、例えば、銅薄膜
で形成するのが望ましく、場合によっては、その上に銅
鍍金を少なくとも一回以上さらに形成させるか、または
別途にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）をさら
に実施してその厚さを増加させることもできる。
回路パターン１０の材質と同一の材質、例えば、銅薄膜
で形成するのが望ましく、場合によっては、その上に銅
鍍金を少なくとも一回以上さらに形成させるか、または
別途にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）をさら
に実施してその厚さを増加させることもできる。
【００３７】また、グラウンドメタルライン５１の高さ
はカバーコート６の高さと同一にするか、またはもっと
高く形成することもできる。また、グラウンドメタルラ
イン５１の高さがカバーコート６より低い場合にもカバ
ーコート６の高さは無視されるし、さらに装置の圧力や
自重によりグラウンドメタルライン５１は自然に装置に
接地される。
はカバーコート６の高さと同一にするか、またはもっと
高く形成することもできる。また、グラウンドメタルラ
イン５１の高さがカバーコート６より低い場合にもカバ
ーコート６の高さは無視されるし、さらに装置の圧力や
自重によりグラウンドメタルライン５１は自然に装置に
接地される。
【００３８】また、グラウンドメタルライン５１にはイ
ンデックスホール１６が位置しており、インデックスホ
ール１６とグラウンドメタルライン５１は通電が可能に
なっている。さらに、インデックスホール１６は回路パ
ターン１０中の接地用回路パターン１０と連結させたま
まで鍍金されているので、結局、すべての接地信号はグ
ラウンドメタルライン５１に連結され、静電気はグラウ
ンドメタルライン５１の方へ流れるようになる。
ンデックスホール１６が位置しており、インデックスホ
ール１６とグラウンドメタルライン５１は通電が可能に
なっている。さらに、インデックスホール１６は回路パ
ターン１０中の接地用回路パターン１０と連結させたま
まで鍍金されているので、結局、すべての接地信号はグ
ラウンドメタルライン５１に連結され、静電気はグラウ
ンドメタルライン５１の方へ流れるようになる。
【００３９】さらに、グラウンドメタルライン５１には
接地用、信号用、電源用等のすべての回路パターン１０
が通過することによって、接地用回路パターン１０のみ
ならず、半導体チップと連結されたすべての信号用回路
パターン１０及び電源用回路パターン１０を通じて静電
気をグラウンドメタルライン５１へ流すことができる。
接地用、信号用、電源用等のすべての回路パターン１０
が通過することによって、接地用回路パターン１０のみ
ならず、半導体チップと連結されたすべての信号用回路
パターン１０及び電源用回路パターン１０を通じて静電
気をグラウンドメタルライン５１へ流すことができる。
【００４０】図７は、本発明の望ましい第２の実施例の
他の例を図示した半導体パッケージ用回路基板の下面図
である。
他の例を図示した半導体パッケージ用回路基板の下面図
である。
【００４１】図示したように、図６に示した実施例と実
質的には同一であるが、但しグラウンドメタルライン５
１が樹脂回路基板ストリップ１００の縁全体に沿って額
縁形状に形成されている。よって、図６の実施例よりも
装置と接触されるグランドメタルライン５１の面積がも
っと広くなるので、回路基板や半導体チップに静電気を
蓄積させる確率がそれだけ低下する。
質的には同一であるが、但しグラウンドメタルライン５
１が樹脂回路基板ストリップ１００の縁全体に沿って額
縁形状に形成されている。よって、図６の実施例よりも
装置と接触されるグランドメタルライン５１の面積がも
っと広くなるので、回路基板や半導体チップに静電気を
蓄積させる確率がそれだけ低下する。
【００４２】また、本実施例に於いても、ストリップ形
態の半導体パッケージ用回路基板に対してだけ言及して
いるが、チップ搭載部８が行ならびに列をなし一定の距
離が離隔されたままで群集され一つのサブ−ストリップ
をなし、サブ−ストリップは一定の長さで貫通されたス
ロットを境界として多数が連結されて一つのメインスト
リップをなすマトリックス（ｍａｔｒｉｘ）タイプの回
路基板に使用されるのも勿論である。
態の半導体パッケージ用回路基板に対してだけ言及して
いるが、チップ搭載部８が行ならびに列をなし一定の距
離が離隔されたままで群集され一つのサブ−ストリップ
をなし、サブ−ストリップは一定の長さで貫通されたス
ロットを境界として多数が連結されて一つのメインスト
リップをなすマトリックス（ｍａｔｒｉｘ）タイプの回
路基板に使用されるのも勿論である。
【００４３】図８、図９及び図１０、図１１は本発明の
望ましい第３の実施例による半導体パッケージ用回路基
板を示した下面図及び断面図である。
望ましい第３の実施例による半導体パッケージ用回路基
板を示した下面図及び断面図である。
【００４４】樹脂回路基板４を中心に、樹脂回路基板４
の上面には半導体チップが搭載されるようにチップ搭載
部８が形成され、チップ搭載部８の外周縁には放射状に
微細に形成されて縁まで延長された多数の信号用、接地
用または電力用の回路パターン１０が形成されている。
また、チップ搭載部８に隣接する回路パターン１０には
ボンドフィンガー（図面符号未付与）が形成されてい
る。
の上面には半導体チップが搭載されるようにチップ搭載
部８が形成され、チップ搭載部８の外周縁には放射状に
微細に形成されて縁まで延長された多数の信号用、接地
用または電力用の回路パターン１０が形成されている。
また、チップ搭載部８に隣接する回路パターン１０には
ボンドフィンガー（図面符号未付与）が形成されてい
る。
【００４５】樹脂回路基板４の下面には、導電性ボール
が融着されるように多数のボールランド１４が形成され
ており、樹脂回路基板４上面の回路パターン１０と樹脂
回路基板４下面のボールランド１４とは導電性ビアホー
ル（図示せず）により相互連結されている。前記樹脂基
板４の下面にも多数の回路パターン１０が形成されてお
り、これは主に接地用回路パターン１０である。
が融着されるように多数のボールランド１４が形成され
ており、樹脂回路基板４上面の回路パターン１０と樹脂
回路基板４下面のボールランド１４とは導電性ビアホー
ル（図示せず）により相互連結されている。前記樹脂基
板４の下面にも多数の回路パターン１０が形成されてお
り、これは主に接地用回路パターン１０である。
【００４６】樹脂回路基板４の上下面には回路パターン
１０を外部環境から保護しボンドフィンガー及びボール
ランド１４が外部に開口されるようにカバーコート６が
コーティングされて所定の一つのユニット２を形成し、
ユニット２は多数個が連結されて一連のストリップ１０
０をなしている。
１０を外部環境から保護しボンドフィンガー及びボール
ランド１４が外部に開口されるようにカバーコート６が
コーティングされて所定の一つのユニット２を形成し、
ユニット２は多数個が連結されて一連のストリップ１０
０をなしている。
【００４７】また、各ユニット２のチップ搭載部８の外
周縁には、個々の半導体パッケージにシンギュレーショ
ン（分割）する時、基準になる多数のシンギュレーショ
ンホール１８が形成されており、さらに各ユニット２の
縁には樹脂回路基板４のローディング及び固定のための
多数のインデックスホール１６が形成されており、この
ような構造は従来のものと同一である。
周縁には、個々の半導体パッケージにシンギュレーショ
ン（分割）する時、基準になる多数のシンギュレーショ
ンホール１８が形成されており、さらに各ユニット２の
縁には樹脂回路基板４のローディング及び固定のための
多数のインデックスホール１６が形成されており、この
ような構造は従来のものと同一である。
【００４８】一方、本発明の要旨で、樹脂回路基板４の
いずれかの一面には各ユニット２の縁を沿ってすべての
回路パターン１０を連結する共通パターン５２がさらに
形成されており、第２の実施例での静電気除去手段であ
るメタルライン５１と異なる点は、共通パターン５２が
カバーコートにより開口されていないという点である。
いずれかの一面には各ユニット２の縁を沿ってすべての
回路パターン１０を連結する共通パターン５２がさらに
形成されており、第２の実施例での静電気除去手段であ
るメタルライン５１と異なる点は、共通パターン５２が
カバーコートにより開口されていないという点である。
【００４９】即ち、図面に示したように、樹脂回路基板
４の下面に形成されたすべての接地用回路パターン１０
を共通パターン５２により連結することができ、図示は
していないが、回路基板の上面にも共通パターン５２を
形成してすべての信号用、接地用及び電力用の回路パタ
ーン１０を連結することができる。
４の下面に形成されたすべての接地用回路パターン１０
を共通パターン５２により連結することができ、図示は
していないが、回路基板の上面にも共通パターン５２を
形成してすべての信号用、接地用及び電力用の回路パタ
ーン１０を連結することができる。
【００５０】また、共通パターン５２はすべてのユニッ
ト２に形成されており、各ユニット２の共通パターン５
２は全部連結されている。さらに、ユニット２中いずれ
かの一つのユニット２には共通パターン５２に連結され
る接地手段が、さらに形成することができ、これは回路
基板の上面または下面に選択的に１個だけを形成させる
か、上下面共に形成させることもできる。また、接地手
段は製造装置との容易な接地のためにカバーコート６に
対し開口されているのは当然である。
ト２に形成されており、各ユニット２の共通パターン５
２は全部連結されている。さらに、ユニット２中いずれ
かの一つのユニット２には共通パターン５２に連結され
る接地手段が、さらに形成することができ、これは回路
基板の上面または下面に選択的に１個だけを形成させる
か、上下面共に形成させることもできる。また、接地手
段は製造装置との容易な接地のためにカバーコート６に
対し開口されているのは当然である。
【００５１】さらに、各回路基板ユニット２には個々の
半導体パッケージにシンギュレーション（分割）する
時、基準になるシンギュレーションホール１８が形成さ
れており、この時には共通パターン５２及び接地手段を
シンギュレーションホール１８の外側に形成するのが望
ましい。よって、個々の半導体パッケージにシンギュレ
ーションされた後には、共通パターン５２及び接地手段
が回路基板から除去されることによって、回路基板に形
成されたすべての信号用、接地用及び電力用の回路パタ
ーン１０は電気的に分離されショート（ｓｈｏｒｔ）さ
れなくなる。
半導体パッケージにシンギュレーション（分割）する
時、基準になるシンギュレーションホール１８が形成さ
れており、この時には共通パターン５２及び接地手段を
シンギュレーションホール１８の外側に形成するのが望
ましい。よって、個々の半導体パッケージにシンギュレ
ーションされた後には、共通パターン５２及び接地手段
が回路基板から除去されることによって、回路基板に形
成されたすべての信号用、接地用及び電力用の回路パタ
ーン１０は電気的に分離されショート（ｓｈｏｒｔ）さ
れなくなる。
【００５２】一方、接地手段は、図８及び図９に示した
ように、所定の回路基板ユニット２の一側に一定の厚さ
に形成された導電性パッド３４ａで成される。導電性パ
ッド３４ａの面積は当業者により任意に設計及び変更が
でき、図示したように、平面状の回路基板ユニット２の
一側に短冊形状に形成することもできる。
ように、所定の回路基板ユニット２の一側に一定の厚さ
に形成された導電性パッド３４ａで成される。導電性パ
ッド３４ａの面積は当業者により任意に設計及び変更が
でき、図示したように、平面状の回路基板ユニット２の
一側に短冊形状に形成することもできる。
【００５３】導電性パッド３４ａの厚さは、望ましくは
回路パターン１０の厚さ、即ち、カバーコート６の高さ
より高くするのが望ましいが、回路パターン１０の厚さ
と同一するか、またはカバーコート６の高さより低くて
も装置との接触には支障がない。また、導電性パッド３
４ａは一般的に工業界で広く使用されている導電性イン
クドッティング（ｉｎｋ ｄｏｔｔｉｎｇ）方式等を使
用して導電性インク層に簡単に塗布することもできる。
回路パターン１０の厚さ、即ち、カバーコート６の高さ
より高くするのが望ましいが、回路パターン１０の厚さ
と同一するか、またはカバーコート６の高さより低くて
も装置との接触には支障がない。また、導電性パッド３
４ａは一般的に工業界で広く使用されている導電性イン
クドッティング（ｉｎｋ ｄｏｔｔｉｎｇ）方式等を使
用して導電性インク層に簡単に塗布することもできる。
【００５４】さらに、本発明のもっとも大きい特徴は、
製造される半導体パッケージの種類または大きさに関係
なく同一の外廓の大きさを有する回路基板に共通的にい
つも同一の位置に接地手段を形成することができる長所
があり、必要によっては回路基板の一側端に電気的接触
のためのダミー（ｄｕｍｍｙ）領域をさらに形成するこ
ともできる。
製造される半導体パッケージの種類または大きさに関係
なく同一の外廓の大きさを有する回路基板に共通的にい
つも同一の位置に接地手段を形成することができる長所
があり、必要によっては回路基板の一側端に電気的接触
のためのダミー（ｄｕｍｍｙ）領域をさらに形成するこ
ともできる。
【００５５】また、接地手段、即ち、導電性パッド３４
ａと装置との完璧な接地のために装置にも導電性ッド３
４ａと接触が可能な手段、例えば、導電性突出部の形成
もできる。
ａと装置との完璧な接地のために装置にも導電性ッド３
４ａと接触が可能な手段、例えば、導電性突出部の形成
もできる。
【００５６】一方、接地手段は、インデックスホール１
６に形成することもできる。即ち、インデックスホール
１６は、樹脂回路基板ストリップ１００が装置にローデ
ィングされた時、その装置の金属性の固定ピンに挿入さ
れて固定されるという点を考慮し、インデックスホール
１６の内壁に一定の厚さの鍍金層３４ｂを形成すること
によって、静電気が固定ピンを通じて装置の方へ放出さ
れるようにしたものである。勿論、インデックスホール
１６に形成された鍍金層３４ｂは共通パターン５２と連
結されるのは当然である。
６に形成することもできる。即ち、インデックスホール
１６は、樹脂回路基板ストリップ１００が装置にローデ
ィングされた時、その装置の金属性の固定ピンに挿入さ
れて固定されるという点を考慮し、インデックスホール
１６の内壁に一定の厚さの鍍金層３４ｂを形成すること
によって、静電気が固定ピンを通じて装置の方へ放出さ
れるようにしたものである。勿論、インデックスホール
１６に形成された鍍金層３４ｂは共通パターン５２と連
結されるのは当然である。
【００５７】また、本実施例でも上述したように、スト
リップ形態のみならず、マトリックスタイプの回路基板
に使用されるのも勿論である。
リップ形態のみならず、マトリックスタイプの回路基板
に使用されるのも勿論である。
【００５８】図１２及び図１３は、本発明の第４の実施
例による半導体パッケージ用回路基板を示した平面図及
び部分拡大図である。
例による半導体パッケージ用回路基板を示した平面図及
び部分拡大図である。
【００５９】まず、ほぼ正方形の樹脂回路基板４を基本
材料として、半導体チップ（図示せず）が位置するよう
に多数のチップ搭載部８がマトリックス（ｍａｔｒｉ
ｘ）形状に行ならびに列を成し、一定の距離が離隔され
たままで群集され一つのサブ−ストリップ１０２をなし
ている。また、サブ−ストリップ１０２は縦方向に所定
の長さに貫通されたスロット２２を境界として複数個が
横方向に連結されて一体的に一つのメインストリップ１
０４をなしている。
材料として、半導体チップ（図示せず）が位置するよう
に多数のチップ搭載部８がマトリックス（ｍａｔｒｉ
ｘ）形状に行ならびに列を成し、一定の距離が離隔され
たままで群集され一つのサブ−ストリップ１０２をなし
ている。また、サブ−ストリップ１０２は縦方向に所定
の長さに貫通されたスロット２２を境界として複数個が
横方向に連結されて一体的に一つのメインストリップ１
０４をなしている。
【００６０】各々のサブ−ストリップ１０２内のチップ
搭載部８の外周縁の樹脂回路基板４の表面には、半導体
チップ（図面符号未付与）と接続手段（図面符号未付
与）、例えば、Ａｕワイヤやアルミニウムワイヤ等のよ
うな電気的接続手段で接続されるようにボンドフィンガ
ー１３が形成されており、また、導電性ボール（図面符
号未付与）、例えば、ソルダボール（ｓｏｌｄｅｒ ｂ
ａｌｌ）等が融着されるようにボンドフィンガー１３に
連結されボールランド１４が形成されている。ここで、
ボンドフィンガー１３及びボールランド１４等を導電性
回路パターンと定義する。
搭載部８の外周縁の樹脂回路基板４の表面には、半導体
チップ（図面符号未付与）と接続手段（図面符号未付
与）、例えば、Ａｕワイヤやアルミニウムワイヤ等のよ
うな電気的接続手段で接続されるようにボンドフィンガ
ー１３が形成されており、また、導電性ボール（図面符
号未付与）、例えば、ソルダボール（ｓｏｌｄｅｒ ｂ
ａｌｌ）等が融着されるようにボンドフィンガー１３に
連結されボールランド１４が形成されている。ここで、
ボンドフィンガー１３及びボールランド１４等を導電性
回路パターンと定義する。
【００６１】樹脂回路基板４及び回路パターンの表面
は、ボンドフィンガー１３及びボールランド１４が外部
へ開口されるように高分子樹脂でカバーコート６がコー
ティングされており、このようなカバーコート６は回路
パターンを外部環境から保護すると共に、全体的な樹脂
回路基板ストリップ１００の剛性を確保するようにな
る。
は、ボンドフィンガー１３及びボールランド１４が外部
へ開口されるように高分子樹脂でカバーコート６がコー
ティングされており、このようなカバーコート６は回路
パターンを外部環境から保護すると共に、全体的な樹脂
回路基板ストリップ１００の剛性を確保するようにな
る。
【００６２】一方、樹脂回路基板４の各チップ搭載部８
の外周縁には、ほぼ四角リング形状の導電性のグラウン
ドリング２５が形成されており、このグラウンドリング
２５は少なくとも一つ以上のグラウンド用回路パターン
に電気的に連結されており、各グラウンドリング間を導
電性連結手段２４により電気的に連結されている。
の外周縁には、ほぼ四角リング形状の導電性のグラウン
ドリング２５が形成されており、このグラウンドリング
２５は少なくとも一つ以上のグラウンド用回路パターン
に電気的に連結されており、各グラウンドリング間を導
電性連結手段２４により電気的に連結されている。
【００６３】これをさらに詳細に説明すれば、グラウン
ドリング２５は、ボンドフィンガー１３及びボールラン
ド１４包含する回路パターンが形成された面の反対面に
形成されており、回路パターンとビアホール（図示せ
ず）等へ連結されており、一つのグラウンドリング２５
の四つの角から対角に隣接するグラウンドリング間を導
電性連結手段２４によりＸ字形態に連結している。
ドリング２５は、ボンドフィンガー１３及びボールラン
ド１４包含する回路パターンが形成された面の反対面に
形成されており、回路パターンとビアホール（図示せ
ず）等へ連結されており、一つのグラウンドリング２５
の四つの角から対角に隣接するグラウンドリング間を導
電性連結手段２４によりＸ字形態に連結している。
【００６４】このようなグラウンドリング２５及び多数
のＸ字形の導電性連結手段２４は半導体チップの接地は
勿論、全体的な樹脂回路基板ストリップ１００の剛性を
向上させるようになる。また、グラウンドリング２５
は、その表面をカバーコート６でコーティングするか、
またはコーティングしないままで単に接着剤で樹脂回路
基板４表面に接着させることもできる。
のＸ字形の導電性連結手段２４は半導体チップの接地は
勿論、全体的な樹脂回路基板ストリップ１００の剛性を
向上させるようになる。また、グラウンドリング２５
は、その表面をカバーコート６でコーティングするか、
またはコーティングしないままで単に接着剤で樹脂回路
基板４表面に接着させることもできる。
【００６５】さらに、樹脂回路基板ストリップ１００の
縁に位置する樹脂回路基板４の表面の縁には一定の面積
を有する導電性パッド３４ａが形成されており、導電性
パッド３４ａはカバーコート６に対し開口（オープン）
されている。また、多数のＸ字形の導電性連結手段２４
により電気的に連結されたグラウンドリング２５と電気
的に連結されている。
縁に位置する樹脂回路基板４の表面の縁には一定の面積
を有する導電性パッド３４ａが形成されており、導電性
パッド３４ａはカバーコート６に対し開口（オープン）
されている。また、多数のＸ字形の導電性連結手段２４
により電気的に連結されたグラウンドリング２５と電気
的に連結されている。
【００６６】導電性パッド３４ａはグラウンドリング２
５とは別に樹脂回路基板４の両面に形成ができるし、第
３の実施例と同様に導電性インク層で形成することもで
きる。これにより導電性パッド３４ａは、半導体製造工
程中、特にモールディングの時、発生する静電気をモー
ルド金型を通じてより容易に外部へ放出できる長所があ
る。
５とは別に樹脂回路基板４の両面に形成ができるし、第
３の実施例と同様に導電性インク層で形成することもで
きる。これにより導電性パッド３４ａは、半導体製造工
程中、特にモールディングの時、発生する静電気をモー
ルド金型を通じてより容易に外部へ放出できる長所があ
る。
【００６７】ここで、ボンドフィンガー１３及びボール
ランド１４を包含する回路パターン、グラウンドリング
２５、導電性連結手段２４及び導電性パッド３４ａ等は
銅（Ｃｕ）薄膜で形成するのが望ましいが、前記素材に
限定せずに、導電性の物質であれば、いずれを使用して
も差し支えない。
ランド１４を包含する回路パターン、グラウンドリング
２５、導電性連結手段２４及び導電性パッド３４ａ等は
銅（Ｃｕ）薄膜で形成するのが望ましいが、前記素材に
限定せずに、導電性の物質であれば、いずれを使用して
も差し支えない。
【００６８】図面中、未説明の符号１６は樹脂回路基板
ストリップ１００を各種の製造装置にローディング（ｌ
ｏａｄｉｎｇ）及び固定するためのインデックスホール
である。
ストリップ１００を各種の製造装置にローディング（ｌ
ｏａｄｉｎｇ）及び固定するためのインデックスホール
である。
【００６９】図１４乃至１７は、本発明の望ましい第５
の実施例による樹脂回路基板ストリップ１００の下面図
で、その上面の構造は上述した実施例等と実質的にほぼ
同一であるので、主にその差異点に対してだけ説明する
ことにする。
の実施例による樹脂回路基板ストリップ１００の下面図
で、その上面の構造は上述した実施例等と実質的にほぼ
同一であるので、主にその差異点に対してだけ説明する
ことにする。
【００７０】図１４に示す本発明の望ましい第５の実施
例による半導体パッケージ用静電気除去型の樹脂回路基
板ストリップ１００は、樹脂回路基板４と、樹脂回路基
板４の上下面に所定の回路パターンをなす少なくとも一
つのグラウンド用回路パターン１１が包含された多数の
回路パターン１０と、回路パターン１０が存在しない樹
脂回路基板４上面の中央部の半導体チップ搭載部８と、
樹脂回路基板４上面及び下面の回路パターン１０を電気
的に連結する少なくとも一つのグラウンド用ビアホール
を包含する多数の導電性ビアホール１２と、樹脂回路基
板４上面の多数の回路パターン１０の半導体チップ搭載
部８に隣接した端部及び樹脂回路基板４下面の多数の回
路パターン１０各々のボールが融着される部分であるボ
ールランド１４を除外した上下面の回路パターン１０上
にコーティングされ多数の回路パターン１０相互間を絶
縁及び保護するカバーコート６と、回路パターン１０の
外側に形成される多数のシンギュレーションホール１８
及び多数のインデックスホール１６と、樹脂回路基板４
上面の一側に、カバーコート６から開口される導電性パ
ッド３４ａを両側に各々形成させて導電性パッド３４ａ
領域とグラウンド用導電性ビアホール１２及びグラウン
ド用回路パターン１１とを電気的に連結させる、文字ま
たは記号が表示された回路基板表示部５３とで構成され
る。
例による半導体パッケージ用静電気除去型の樹脂回路基
板ストリップ１００は、樹脂回路基板４と、樹脂回路基
板４の上下面に所定の回路パターンをなす少なくとも一
つのグラウンド用回路パターン１１が包含された多数の
回路パターン１０と、回路パターン１０が存在しない樹
脂回路基板４上面の中央部の半導体チップ搭載部８と、
樹脂回路基板４上面及び下面の回路パターン１０を電気
的に連結する少なくとも一つのグラウンド用ビアホール
を包含する多数の導電性ビアホール１２と、樹脂回路基
板４上面の多数の回路パターン１０の半導体チップ搭載
部８に隣接した端部及び樹脂回路基板４下面の多数の回
路パターン１０各々のボールが融着される部分であるボ
ールランド１４を除外した上下面の回路パターン１０上
にコーティングされ多数の回路パターン１０相互間を絶
縁及び保護するカバーコート６と、回路パターン１０の
外側に形成される多数のシンギュレーションホール１８
及び多数のインデックスホール１６と、樹脂回路基板４
上面の一側に、カバーコート６から開口される導電性パ
ッド３４ａを両側に各々形成させて導電性パッド３４ａ
領域とグラウンド用導電性ビアホール１２及びグラウン
ド用回路パターン１１とを電気的に連結させる、文字ま
たは記号が表示された回路基板表示部５３とで構成され
る。
【００７１】即ち、本発明の第５の実施例に於いては、
静電気除去手段として、文字または記号が表示された回
路基板表示部５３を使用する点で前記実施例等と異な
る。このような表示部５３には、一般的に製造会社と顧
客（ｃｕｓｔｏｍｅｒ）間の主要情報が収録されるもの
で、例えば、顧客名（Ｃｕｓｔｏｍｅｒ Ｎａｍｅ）、
在庫管理認識目録番号（ＳＩＤ Ｎｕｍｂｅｒ）、図面
番号（ＤＷＧ Ｎｕｍｂｅｒ）、売却人コード（Ｖｅｎ
ｄｏｒ Ｃｏｄｅ）等が文字または記号で表示されてい
る。
静電気除去手段として、文字または記号が表示された回
路基板表示部５３を使用する点で前記実施例等と異な
る。このような表示部５３には、一般的に製造会社と顧
客（ｃｕｓｔｏｍｅｒ）間の主要情報が収録されるもの
で、例えば、顧客名（Ｃｕｓｔｏｍｅｒ Ｎａｍｅ）、
在庫管理認識目録番号（ＳＩＤ Ｎｕｍｂｅｒ）、図面
番号（ＤＷＧ Ｎｕｍｂｅｒ）、売却人コード（Ｖｅｎ
ｄｏｒ Ｃｏｄｅ）等が文字または記号で表示されてい
る。
【００７２】よって、図１４に示したように静電気除去
手段としての回路基板表示部５３を形成することによ
り、導電性ビアホール１２はグラウンド用回路パターン
１１によって回路基板表示部５３の導電性パッド３４ａ
に電気的に連結され、製造工程中、特に、モールディン
グの時、回路基板表示部５３の導電性パッド３４ａはモ
ールド金型と直接接触することによって静電気の放電が
可能になる。
手段としての回路基板表示部５３を形成することによ
り、導電性ビアホール１２はグラウンド用回路パターン
１１によって回路基板表示部５３の導電性パッド３４ａ
に電気的に連結され、製造工程中、特に、モールディン
グの時、回路基板表示部５３の導電性パッド３４ａはモ
ールド金型と直接接触することによって静電気の放電が
可能になる。
【００７３】また、図示はしていないが、グラウンド信
号が接続されているゴールドゲート４０（図１参照、半
導体チップのグラウンドボンドパッド（図面符号未付
与）とワイヤによって接続されるグラウンド用リング
（図面符号未付与）がグラウンド用回路パターン１１に
よってゴールドゲート４０に接続される構成）を回路基
板表示部５３へ接続させることができるし、これによっ
て従来の通常的な印刷回路基板の設計を広範囲に変更さ
せることなく若干の変更だけで簡単且つ容易に本発明の
樹脂回路基板ストリップ１００を提供することができ
る。
号が接続されているゴールドゲート４０（図１参照、半
導体チップのグラウンドボンドパッド（図面符号未付
与）とワイヤによって接続されるグラウンド用リング
（図面符号未付与）がグラウンド用回路パターン１１に
よってゴールドゲート４０に接続される構成）を回路基
板表示部５３へ接続させることができるし、これによっ
て従来の通常的な印刷回路基板の設計を広範囲に変更さ
せることなく若干の変更だけで簡単且つ容易に本発明の
樹脂回路基板ストリップ１００を提供することができ
る。
【００７４】さらに、前記本発明の回路基板表示部５３
は、樹脂回路基板ストリップ１００上面または下面の一
側に形成させることができ、樹脂回路基板ストリップ１
００上面のゴールドゲート４０が位置する部分の裏面、
樹脂回路基板の下面に形成させることもできる。このよ
うな本発明の樹脂回路基板ストリップ１００の接地手段
部の位置による作用及び効果を以下に説明する。
は、樹脂回路基板ストリップ１００上面または下面の一
側に形成させることができ、樹脂回路基板ストリップ１
００上面のゴールドゲート４０が位置する部分の裏面、
樹脂回路基板の下面に形成させることもできる。このよ
うな本発明の樹脂回路基板ストリップ１００の接地手段
部の位置による作用及び効果を以下に説明する。
【００７５】一番目に、樹脂回路基板ストリップ１００
の上面に位置した場合は、モールディングの時、モール
ド圧力によって樹脂回路基板ストリップ１００の外周縁
部を押圧することによって、上部モールド金型（図面符
号未付与）と導電性パッド３４ａが接触されてグラウン
ドされる。二番目に、樹脂回路基板ストリップ１００の
下面に位置した場合は、モールディングの時、樹脂回路
基板ストリップ１００の外周縁部を押圧することによっ
て、下部モールド金型（図面符号未付与）と導電性パッ
ド３４ａが接触されてグラウンドされる。最終的に、樹
脂回路基板ストリップ１００上面のゴールドゲート４０
の方の樹脂回路基板下面に形成された場合は、モールデ
ィングの時、モールドの圧力によってゴールドゲート４
０が押圧されると共に、下部に位置した導電性パッド３
４ａも押圧されてグラウンドされる。
の上面に位置した場合は、モールディングの時、モール
ド圧力によって樹脂回路基板ストリップ１００の外周縁
部を押圧することによって、上部モールド金型（図面符
号未付与）と導電性パッド３４ａが接触されてグラウン
ドされる。二番目に、樹脂回路基板ストリップ１００の
下面に位置した場合は、モールディングの時、樹脂回路
基板ストリップ１００の外周縁部を押圧することによっ
て、下部モールド金型（図面符号未付与）と導電性パッ
ド３４ａが接触されてグラウンドされる。最終的に、樹
脂回路基板ストリップ１００上面のゴールドゲート４０
の方の樹脂回路基板下面に形成された場合は、モールデ
ィングの時、モールドの圧力によってゴールドゲート４
０が押圧されると共に、下部に位置した導電性パッド３
４ａも押圧されてグラウンドされる。
【００７６】図１５、１６及び１７は、本発明の望まし
い第５の実施例の他の例による樹脂回路基板ストリップ
１００の下面図で、回路基板表示部５３の導電性パッド
３４ａを回路基板表示部５３の一側にだけ形成したもの
（図１５）と、回路基板表示部５３の文字または記号だ
けをＡｕ鍍金して導電性パッド３４ａとして使用したも
の（図１６）と、文字または記号を除外した回路基板表
示部５３全体をＡｕ鍍金して導電性パッド３４ａとして
使用したもの（図１７）である。他の構成部分は、図１
４で説明した部分と同一であるので、これに対する付言
説明は省略することにする。
い第５の実施例の他の例による樹脂回路基板ストリップ
１００の下面図で、回路基板表示部５３の導電性パッド
３４ａを回路基板表示部５３の一側にだけ形成したもの
（図１５）と、回路基板表示部５３の文字または記号だ
けをＡｕ鍍金して導電性パッド３４ａとして使用したも
の（図１６）と、文字または記号を除外した回路基板表
示部５３全体をＡｕ鍍金して導電性パッド３４ａとして
使用したもの（図１７）である。他の構成部分は、図１
４で説明した部分と同一であるので、これに対する付言
説明は省略することにする。
【００７７】また、本発明の回路基板表示部５３は、半
導体パッケージへの最終完成段階であるシンギュレーシ
ョン（分割）段階では切断により除去されるので、回路
基板表示部５３に導電性パッド３４ａを形成してグラウ
ンドさせた構造は半導体パッケージの製造後、半導体パ
ッケージには全然影響を及ぼさないと言える。
導体パッケージへの最終完成段階であるシンギュレーシ
ョン（分割）段階では切断により除去されるので、回路
基板表示部５３に導電性パッド３４ａを形成してグラウ
ンドさせた構造は半導体パッケージの製造後、半導体パ
ッケージには全然影響を及ぼさないと言える。
【００７８】また、本実施例でも上述したように、スト
リップ形態のみならず、マトリックスタイプの回路基板
に使用されるのも勿論である。
リップ形態のみならず、マトリックスタイプの回路基板
に使用されるのも勿論である。
【００７９】
【発明の効果】上述したように、本発明による半導体パ
ッケージ用回路基板によれば、一面の縁に回路パターン
を連結する静電気除去手段としての開口領域、グラウン
ドメタルライン、カバーコートによりコーティングされ
る共通パターンを形成することによって、半導体パッケ
ージの製造工程中、その回路基板が製造装置に完璧に接
地され半導体パッケージの製造工程中に発生される静電
気を各種の製造装置を通じて即刻に放出させられるの
で、静電気の蓄積による急激な静電放電による半導体パ
ッケージの重要構成部、例えば、半導体チップ、ボンデ
ィングワイヤ、導電性トレース等の損傷を未然に効果的
に防止することができ、よって、半導体パッケージの信
頼性を向上することができる。
ッケージ用回路基板によれば、一面の縁に回路パターン
を連結する静電気除去手段としての開口領域、グラウン
ドメタルライン、カバーコートによりコーティングされ
る共通パターンを形成することによって、半導体パッケ
ージの製造工程中、その回路基板が製造装置に完璧に接
地され半導体パッケージの製造工程中に発生される静電
気を各種の製造装置を通じて即刻に放出させられるの
で、静電気の蓄積による急激な静電放電による半導体パ
ッケージの重要構成部、例えば、半導体チップ、ボンデ
ィングワイヤ、導電性トレース等の損傷を未然に効果的
に防止することができ、よって、半導体パッケージの信
頼性を向上することができる。
【図１】本発明の第１の実施例による半導体パッケージ
用回路基板を示した平面図である。
用回路基板を示した平面図である。
【図２】図１のＡ部の拡大図である。
【図３】図２のＩ−Ｉ線を示した断面図である。
【図４】本発明の第１の実施例の他の例による半導体パ
ッケージ用回路基板を示した平面図である。
ッケージ用回路基板を示した平面図である。
【図５】図４のＢ部の拡大図である。
【図６】本発明の第２の実施例による半導体パッケージ
用回路基板の下面図である。
用回路基板の下面図である。
【図７】本発明の第２の実施例による半導体パッケージ
用回路基板の下面図である。
用回路基板の下面図である。
【図８】本発明の第３の実施例による半導体パッケージ
用回路基板を示した下面図及び断面図である。
用回路基板を示した下面図及び断面図である。
【図９】本発明の第３の実施例による半導体パッケージ
用回路基板を示した下面図及び断面図である。
用回路基板を示した下面図及び断面図である。
【図１０】本発明の第３の実施例による半導体パッケー
ジ用回路基板を示した下面図及び断面図である。
ジ用回路基板を示した下面図及び断面図である。
【図１１】本発明の第３の実施例による半導体パッケー
ジ用回路基板を示した下面図及び断面図である。
ジ用回路基板を示した下面図及び断面図である。
【図１２】本発明の第４の実施例による半導体パッケー
ジ用回路基板の平面図である。
ジ用回路基板の平面図である。
【図１３】本発明の第４の実施例による半導体パッケー
ジ用回路基板の平面図である。
ジ用回路基板の平面図である。
【図１４】本発明の第５の実施例による半導体パッケー
ジ用回路基板の下面図である。
ジ用回路基板の下面図である。
【図１５】本発明の第５の実施例による半導体パッケー
ジ用回路基板の下面図である。
ジ用回路基板の下面図である。
【図１６】本発明の第５の実施例による半導体パッケー
ジ用回路基板の下面図である。
ジ用回路基板の下面図である。
【図１７】本発明の第５の実施例による半導体パッケー
ジ用回路基板の下面図である。
ジ用回路基板の下面図である。
【図１８】従来の半導体パッケージ用回路基板の平面図
及び下面図である。
及び下面図である。
【図１９】従来の半導体パッケージ用回路基板の平面図
及び下面図である。
及び下面図である。
２ 回路基板ユニット（ｕｎｉｔ）
４ 樹脂回路基板
６ カバーコート（ｃｏｖｅｒ ｃｏａｔ）
８ チップ搭載部
１０ 回路パターン
１１ グラウンド用回路パターン
１２ 導電性ビアホール（ｖｉａ ｈｏｌｅ）
１３ ボンドフィンガー
１４ ボールランド（ｂａｌｌ ｌａｎｄ）
１６ インデックスホール（ｉｎｄｅｘ ｈｏｌ
ｅ） １８ シンギュレーションホール（ｓｉｎｇｕｌａ
ｔｉｏｎ ｈｏｌｅ） ２２ スロット（ｓｌｏｔ） ２４ 導電性連結手段 ２５ グラウンドリング ３４ａ 導電性パッド ３４ｂ 鍍金層 ３６ 封止領域 ４０ ゴールドゲート（ｇｏｌｄ ｇａｔｅ） ５０ 静電気除去手段としての開口（ｏｐｅｎｉｎ
ｇ）領域 ５１ 静電気除去手段としてのグラウンドメタルラ
イン（ｇｒｏｕｎｄｍｅｔａｌ ｌｉｎｅ） ５２ カバーコートによりコーティングされる共通
パターン ５３ 静電気除去手段としての回路基板表示部 ６０ 金型 １００ 樹脂回路基板ストリップ（ｓｔｒｉｐ） １０２ サブ−ストリップ １０４ メインストリップ
ｅ） １８ シンギュレーションホール（ｓｉｎｇｕｌａ
ｔｉｏｎ ｈｏｌｅ） ２２ スロット（ｓｌｏｔ） ２４ 導電性連結手段 ２５ グラウンドリング ３４ａ 導電性パッド ３４ｂ 鍍金層 ３６ 封止領域 ４０ ゴールドゲート（ｇｏｌｄ ｇａｔｅ） ５０ 静電気除去手段としての開口（ｏｐｅｎｉｎ
ｇ）領域 ５１ 静電気除去手段としてのグラウンドメタルラ
イン（ｇｒｏｕｎｄｍｅｔａｌ ｌｉｎｅ） ５２ カバーコートによりコーティングされる共通
パターン ５３ 静電気除去手段としての回路基板表示部 ６０ 金型 １００ 樹脂回路基板ストリップ（ｓｔｒｉｐ） １０２ サブ−ストリップ １０４ メインストリップ
─────────────────────────────────────────────────────
フロントページの続き
(31)優先権主張番号 １９９９／Ｐ３８５７１
(32)優先日 平成11年９月10日(1999．9．10)
(33)優先権主張国 韓国（ＫＲ）
(31)優先権主張番号 １９９９／Ｐ３８５７２
(32)優先日 平成11年９月10日(1999．9．10)
(33)優先権主張国 韓国（ＫＲ）
(31)優先権主張番号 １９９９／Ｐ４３６００
(32)優先日 平成11年10月９日(1999．10．9)
(33)優先権主張国 韓国（ＫＲ）
(72)発明者 張 台 煥
大韓民国 ソウル特別市 蘆原區 上溪
洞 767−１ 住公アパート 116−301
(72)発明者 李 春 興
大韓民国 ソウル特別市 蘆原區 上溪
洞 694 林光アパート ２−406
(72)発明者 辛 源 大
大韓民国 ソウル特別市 冠岳區 奉天
洞 宇星アパート 102−1006
(72)発明者 梁 準 榮
大韓民国 ソウル特別市 蘆原區 中溪
洞 グリーンアパート 112−607
(72)発明者 高 彰 勳
大韓民国 京畿道 光明市 河岸洞 住
公アパート 913−1002
(72)発明者 李 元 均
大韓民国 ソウル特別市 廣津區 廣壯
洞 極東アパート ６−510
(56)参考文献 特開2000−243871（ＪＰ，Ａ)
特開 平11−354682（ＪＰ，Ａ)
特開2001−7253（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01L 23/12 501
Claims (25)
- 【請求項１】 樹脂回路基板と、 前記樹脂回路基板の上面に、半導体チップが搭載される
ように形成されたチップ搭載部と、 前記チップ搭載部の外周縁に放射状に微細に形成されて
縁まで延長された多数の回路パターンと、 前記樹脂回路基板の下面に、導電性ボールが融着される
ように整列され形成された多数のボールランドと、 前記樹脂回路基板上面の回路パターンと樹脂回路基板下
面のボールランドとを連結する導電性ビアホールと、 前記樹脂回路基板の上下面にコーティングされ、回路パ
ターンを外部環境から保護し、ボールランドは外側に開
口（ｏｐｅｎ）されるように形成させるカバーコート
と、 前記樹脂回路基板の縁部に前記多数の回路パターンを連
結するように形成され、半導体パッケージ製造工程中に
おいて静電気を除去するための静電気除去手段とで構成
されることを特徴とする半導体パッケージ用回路基板。 - 【請求項２】 前記樹脂回路基板は、スロットを中心に
多数個が連続的に連結されて一つのストリップ（ｓｔｒ
ｉｐ：帯片）をなすことを特徴とする請求項１記載の半
導体パッケージ用回路基板。 - 【請求項３】 前記チップ搭載部が行ならびに列をな
し、一定の距離が離隔されたままで群集され、一つのサ
ブ−ストリップをなし、前記サブ−ストリップは一定の
長さで貫通されたスロットを境界として多数が連結され
て一つのメインストリップをなすことを特徴とする請求
項１記載の半導体パッケージ用回路基板。 - 【請求項４】 前記静電気除去手段は、封止工程中、金
型に密着する前記樹脂回路基板の縁付近で、前記回路パ
ターンが外部へ直接露出されるようにカバーコートがコ
ーティングされていない開口（ｏｐｅｎｉｎｇ）領域で
あることを特徴とする請求項１乃至３のいずれか一項に
記載の半導体パッケージ用回路基板。 - 【請求項５】 前記開口領域は、前記樹脂回路基板の縁
とスロット付近に各々短冊状の形状に多数個が形成され
ることを特徴とする請求項４記載の半導体パッケージ用
回路基板。 - 【請求項６】 前記開口領域は、前記樹脂回路基板の縁
とスロットに沿って一体となった額縁形状に形成される
ことを特徴とする請求項４記載の半導体パッケージ用回
路基板。 - 【請求項７】 前記静電気除去手段は、前記樹脂回路基
板のボールランドが形成された面で、半導体パッケージ
製造工程中、製造装置と接触する長辺側の両辺の縁全体
に沿って形成される一定の幅のグラウンドメタルライン
（ｇｒｏｕｎｄ ｍｅｔａｌ ｌｉｎｅ）であることを
特徴とする請求項１乃至３のいずれか一項に記載の半導
体パッケージ用回路基板。 - 【請求項８】 前記グラウンドメタルラインが、前記樹
脂回路基板の四辺の縁に形成されることを特徴とする請
求項７記載の半導体パッケージ用回路基板。 - 【請求項９】 前記樹脂回路基板は、長辺側の両辺の縁
に一定の口径のインデックスホールが具備されており、
前記インデックスホールは回路パターンの中の接地ライ
ンと連結され鍍金されており、さらに前記インデックス
ホールは前記グラウンドメタルラインの内側に位置され
て相互通電されることを特徴とする請求項７記載の半導
体パッケージ用回路基板。 - 【請求項１０】 前記静電気除去手段は、前記樹脂回路
基板のいずれかの一面に各ユニットの縁に沿って形成さ
れる共通パターンであり、前記各ユニットの共通パター
ンは相互連結されており、前記多数のユニット中いずれ
かの一つのユニットに前記共通パターンが連結された接
地手段が形成されており、前記接地手段はカバーコート
に対し開口（ｏｐｅｎ）されていることを特徴とする請
求項２記載の半導体パッケージ用回路基板。 - 【請求項１１】 前記共通パターン及び接地手段は、前
記樹脂回路基板の両面共に形成されることを特徴とする
請求項１０記載の半導体パッケージ用回路基板。 - 【請求項１２】 前記樹脂回路基板のチップ搭載部の外
周縁には、個々の半導体パッケージに単体化（シンギュ
レーション）する時、基準になる多数のシンギュレーシ
ョンホールが形成されており、前記シンギュレーション
ホールの外側には共通パターン及び接地手段が形成され
ることを特徴とする請求項１０記載の半導体パッケージ
用回路基板。 - 【請求項１３】 前記接地手段は、前記樹脂回路基板の
いずれかの一面に形成された導電性パッドであることを
特徴とする請求項１０又は１１記載の半導体パッケージ
用回路基板。 - 【請求項１４】 前記導電性パッドは、導電性インク層
であることを特徴とする請求項１３記載の半導体パッケ
ージ用回路基板。 - 【請求項１５】 前記樹脂回路基板の各ユニットの縁に
は多数のインデックスホールが形成されており、前記ユ
ニット中、いずれかの一つのユニットのインデックスホ
ールに接地手段が形成されることを特徴とする請求項１
０又は１１記載の半導体パッケージ用回路基板。 - 【請求項１６】 前記接地手段は、インデックスホール
の内壁に形成された鍍金層であることを特徴とする請求
項１５記載の半導体パッケージ用回路基板。 - 【請求項１７】 前記樹脂回路基板は、前記各サブ−ス
トリップの回路基板の下面の前記多数のチップ搭載部の
外周縁に各々形成される多数のグラウンドリング（ｇｒ
ｏｕｎｄ ｒｉｎｇ）と、 一つの前記グラウンドリングとそれに隣接する他のグラ
ウンドリングを各々電気的に連結する手段と、 前記グラウンドリングと電気的に連結され、半導体パッ
ケージ製造工程時、静電気の蓄積を回避するための前記
樹脂回路基板の縁に位置する導電性パッドをさらに包含
することを特徴とする請求項３記載の半導体パッケージ
用回路基板。 - 【請求項１８】 前記連結手段は、前記グラウンドリン
グの各角で対角線上のグラウンドリングとグラウンドリ
ングとを連結してその形態がＸ字形をなすことを特徴と
する請求項１７記載の半導体パッケージ用回路基板。 - 【請求項１９】 前記導電性パッドは、導電性インク層
であることを特徴とする請求項１７記載の半導体パッケ
ージ用回路基板。 - 【請求項２０】 前記静電気除去手段が、導電性パッド
を有し文字又は記号が表示された回路基板表示部である
ことを特徴とする請求項１乃至３のいずれか一項に記載
の半導体パッケージ用回路基板。 - 【請求項２１】 前記回路基板表示部の導電性パッド
は、回路基板表示部の一側又は両側に各々形成されるこ
とを特徴とする請求項２０記載の半導体パッケージ用回
路基板。 - 【請求項２２】 前記文字又は記号が、導電性パッドで
あることを特徴とする請求項２０記載の半導体パッケー
ジ用回路基板。 - 【請求項２３】 前記文字又は記号を除外した前記回路
基板表示部全体が、導電性パッドであることを特徴とす
る請求項２０記載の半導体パッケージ用回路基板。 - 【請求項２４】 前記樹脂回路基板上面の一側の角に導
電性金属で形成され接地連結されたゴールドゲートを有
し、前記回路基板表示部の前記導電性パッドが、前記ゴ
ールドゲートに、グラウンドビアホール及び／又はグラ
ウンド回路パターンにより電気的に連結されていること
を特徴とする請求項２０記載の半導体パッケージ用回路
基板。 - 【請求項２５】 前記回路基板表示部が前記ゴールドゲ
ートの有する側の回路基板下面に形成されることを特徴
とする請求項２４記載の半導体パッケージ用回路基板。
Applications Claiming Priority (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0035110A KR100400672B1 (ko) | 1999-08-24 | 1999-08-24 | 반도체패키지용 회로기판 |
| KR1019990035112A KR20010018949A (ko) | 1999-08-24 | 1999-08-24 | 반도체패키지용 회로기판 |
| KR1019990037927A KR100357884B1 (ko) | 1999-09-07 | 1999-09-07 | 반도체패키지용 회로기판 |
| KR1019990038571A KR100357880B1 (ko) | 1999-09-10 | 1999-09-10 | 반도체 패키지용 인쇄회로기판 |
| KR1019990038572A KR100357879B1 (ko) | 1999-09-10 | 1999-09-10 | 반도체 패키지용 인쇄회로기판 |
| KR1999/P37927 | 1999-10-09 | ||
| KR10-1999-0043600A KR100388289B1 (ko) | 1999-10-09 | 1999-10-09 | 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판 |
| KR1999/P38572 | 1999-10-09 | ||
| KR1999/P43600 | 1999-10-09 | ||
| KR1999/P38571 | 1999-10-09 | ||
| KR1999/P35110 | 1999-10-09 | ||
| KR1999/P35112 | 1999-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077239A JP2001077239A (ja) | 2001-03-23 |
| JP3427352B2 true JP3427352B2 (ja) | 2003-07-14 |
Family
ID=27555137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000247007A Expired - Fee Related JP3427352B2 (ja) | 1999-08-24 | 2000-08-16 | 半導体パッケージ用回路基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6469258B1 (ja) |
| JP (1) | JP3427352B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200291282Y1 (ko) * | 1999-04-14 | 2002-10-14 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 인쇄회로기판 |
| JP2001267463A (ja) | 2000-03-17 | 2001-09-28 | Nec Yamaguchi Ltd | 半導体装置基板及び半導体装置の製造方法 |
| TW508769B (en) * | 2001-06-07 | 2002-11-01 | Advanced Semiconductor Eng | Packaging substrate protected against electrostatic discharge |
| US6617680B2 (en) * | 2001-08-22 | 2003-09-09 | Siliconware Precision Industries Co., Ltd. | Chip carrier, semiconductor package and fabricating method thereof |
| TW504815B (en) * | 2001-11-16 | 2002-10-01 | Advanced Semiconductor Eng | Packaging mold device with ESD protection |
| KR100555507B1 (ko) * | 2003-07-16 | 2006-03-03 | 삼성전자주식회사 | 칩스케일패키지 제조를 위한 박형 인쇄회로기판 |
| TWI266574B (en) * | 2004-09-13 | 2006-11-11 | Advanced Semiconductor Eng | Circuit substrate |
| US20080054490A1 (en) * | 2006-08-31 | 2008-03-06 | Ati Technologies Inc. | Flip-Chip Ball Grid Array Strip and Package |
| KR20090070406A (ko) * | 2007-12-27 | 2009-07-01 | 삼성전자주식회사 | 피씨비 스트립과 그의 어셈블리 장치와 방법 |
| US8325047B2 (en) | 2009-04-08 | 2012-12-04 | Sabic Innovative Plastics Ip B.V. | Encapsulated RFID tags and methods of making same |
| KR101066642B1 (ko) * | 2009-08-31 | 2011-09-22 | 삼성전기주식회사 | 인쇄회로기판 제조방법 |
| CN103107127B (zh) * | 2012-12-30 | 2015-08-19 | 深圳中科系统集成技术有限公司 | 多路静电释放保护器件的加工方法 |
| CN103050484B (zh) * | 2012-12-30 | 2015-04-29 | 深圳中科系统集成技术有限公司 | 多路静电释放保护器件 |
| US9620457B2 (en) * | 2013-11-26 | 2017-04-11 | Infineon Technologies Ag | Semiconductor device packaging |
| CN104735906B (zh) * | 2013-12-24 | 2017-11-17 | 张逸 | 一种金手指线路板 |
| KR102519001B1 (ko) * | 2018-05-28 | 2023-04-10 | 삼성전자주식회사 | 필름 패키지 및 이를 포함하는 패키지 모듈 |
| WO2020243880A1 (zh) * | 2019-06-03 | 2020-12-10 | 深圳市汇顶科技股份有限公司 | 封装结构及封装方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5474958A (en) | 1993-05-04 | 1995-12-12 | Motorola, Inc. | Method for making semiconductor device having no die supporting surface |
| TW373308B (en) | 1995-02-24 | 1999-11-01 | Agere Systems Inc | Thin packaging of multi-chip modules with enhanced thermal/power management |
| US5620928A (en) | 1995-05-11 | 1997-04-15 | National Semiconductor Corporation | Ultra thin ball grid array using a flex tape or printed wiring board substrate and method |
| JP3683996B2 (ja) | 1996-07-30 | 2005-08-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5866949A (en) | 1996-12-02 | 1999-02-02 | Minnesota Mining And Manufacturing Company | Chip scale ball grid array for integrated circuit packaging |
| US6160705A (en) | 1997-05-09 | 2000-12-12 | Texas Instruments Incorporated | Ball grid array package and method using enhanced power and ground distribution circuitry |
| TW449844B (en) | 1997-05-17 | 2001-08-11 | Hyundai Electronics Ind | Ball grid array package having an integrated circuit chip |
| US5835355A (en) | 1997-09-22 | 1998-11-10 | Lsi Logic Corporation | Tape ball grid array package with perforated metal stiffener |
| US6034427A (en) | 1998-01-28 | 2000-03-07 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
| US6172419B1 (en) | 1998-02-24 | 2001-01-09 | Micron Technology, Inc. | Low profile ball grid array package |
| US5903052A (en) | 1998-05-12 | 1999-05-11 | Industrial Technology Research Institute | Structure for semiconductor package for improving the efficiency of spreading heat |
| JP2997746B2 (ja) * | 1998-05-27 | 2000-01-11 | 亜南半導体株式会社 | 印刷回路基板 |
| US6100804A (en) | 1998-10-29 | 2000-08-08 | Intecmec Ip Corp. | Radio frequency identification system |
| US6127833A (en) | 1999-01-04 | 2000-10-03 | Taiwan Semiconductor Manufacturing Co. | Test carrier for attaching a semiconductor device |
-
2000
- 2000-08-16 JP JP2000247007A patent/JP3427352B2/ja not_active Expired - Fee Related
- 2000-08-23 US US09/648,946 patent/US6469258B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001077239A (ja) | 2001-03-23 |
| US6469258B1 (en) | 2002-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3427352B2 (ja) | 半導体パッケージ用回路基板 | |
| JP3575001B2 (ja) | 半導体パッケージ及びその製造方法 | |
| US6930378B1 (en) | Stacked semiconductor die assembly having at least one support | |
| US7288439B1 (en) | Leadless microelectronic package and a method to maximize the die size in the package | |
| US6501184B1 (en) | Semiconductor package and method for manufacturing the same | |
| US6589810B1 (en) | BGA package and method of fabrication | |
| JP2944449B2 (ja) | 半導体パッケージとその製造方法 | |
| US8624372B2 (en) | Semiconductor component comprising an interposer substrate | |
| US6452255B1 (en) | Low inductance leadless package | |
| US9190367B1 (en) | Semiconductor package structure and semiconductor process | |
| US20090134507A1 (en) | Adhesive on wire stacked semiconductor package | |
| US20150221624A1 (en) | Semiconductor device including independent film layer for embedding and/or spacing semiconductor die | |
| JP2006287235A (ja) | 積層されたダイのパッケージ | |
| JPH0669275A (ja) | 半導体装置 | |
| KR20020078931A (ko) | 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법 | |
| JP4273346B2 (ja) | 半導体装置の製造方法 | |
| JP4135390B2 (ja) | 半導体装置およびその製造方法 | |
| US20090108471A1 (en) | Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus | |
| US7445944B2 (en) | Packaging substrate and manufacturing method thereof | |
| US20060284301A1 (en) | CSP semiconductor chip and BGA assembly with enhanced physical protection, protective members and assemblies used with same, and methods of enhancing physical protection of chips and assemblies | |
| JPH05226505A (ja) | プリント配線板 | |
| KR100357884B1 (ko) | 반도체패키지용 회로기판 | |
| KR100533761B1 (ko) | 반도체패키지 | |
| KR100365054B1 (ko) | 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법 | |
| JPH0810746B2 (ja) | メモリーモジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |