KR101185854B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR101185854B1
KR101185854B1 KR1020060083787A KR20060083787A KR101185854B1 KR 101185854 B1 KR101185854 B1 KR 101185854B1 KR 1020060083787 A KR1020060083787 A KR 1020060083787A KR 20060083787 A KR20060083787 A KR 20060083787A KR 101185854 B1 KR101185854 B1 KR 101185854B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
printed circuit
circuit board
metal pattern
tape
Prior art date
Application number
KR1020060083787A
Other languages
English (en)
Other versions
KR20080020368A (ko
Inventor
하철진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020060083787A priority Critical patent/KR101185854B1/ko
Publication of KR20080020368A publication Critical patent/KR20080020368A/ko
Application granted granted Critical
Publication of KR101185854B1 publication Critical patent/KR101185854B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 라미네이트 테이프의 금속 패턴을 전기적 연결을 위한 수단으로 사용하여 전기적, 공간적 신뢰성을 향상시킨 반도체 패키지를 개시한다. 개시된 본 발명은, 센터 패드 형의 반도체 칩과 외부회로에의 실장 수단을 기계적 및 전기적으로 연결시켜 구성한 반도체 패키지에 있어서, 상기 반도체 칩과 실장 수단간의 전기적 연결을 절연성 테이프 상에 금속 패턴이 형성된 구조의 라미네이트 테이프를 이용하여 구성하고, 상기 반도체 칩을 밀봉하는 봉지부를 포함하여 이루어진다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1은 종래 리드 온 칩 타입 반도체 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 리드 온 칩 타입 반도체 패키지를 도시한 단면도.
도 3a는 본 발명의 실시예에 사용되는 반도체 칩을 도시한 평면도.
도 3b는 본 발명의 실시예에 사용되는 금속 패턴을 구비한 라미네이트 테이프를 도시한 평면도.
도 4는 본 발명의 다른 실시예에 따른 에프비지에이 타입 반도체 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
12 : 절연성 테이프 14 : 금속 패턴
18 : 반도체 칩 20 : 센터 패드
22 : 접착 테이프 24 : 리드프레임
26 : 봉지부
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 금속 패턴이 구비된 라미네이트 테이프를 전기적 연결을 위한 수단으로 사용하여 전기적, 공간적 신뢰성을 향상시킨 반도체 패키지에 관한 것이다.
최근 핸드폰, PDA(Personal Digital Assistants)와 같은 휴대용 전자제품의 수요가 급격히 증가하면서 이에 이용되는 반도체 칩의 패키지에 대한 박형화, 소형화, 경량화에 대한 요구가 더욱 커지고 있다. 이러한 요구에 따라 리드 온 칩(Lead On Chip) 타입 반도체 패키지와 에프비지에이(FBGA : Fine-pitch Ball Grid Array : 이하 "FBGA"라고 함) 타입 반도체 패키지가 가 크게 각광받고 있다.
리드 온 칩 타입 반도체 패키지는 일반적인 반도체 패키지에 비하여 더 큰 반도체 칩을 탑재시킬 수 있을 뿐만 아니라, 반도체 칩의 본딩 패드와 리드프레임의 인너 리드 간의 연결을 보다 용이하게 할 수 있고, FBGA 타입 반도체 패키지는 반도체 소자의 고집적화에 따른 신호/파워 입출력핀의 미세피치를 이루고 실장 면적을 줄이면서 솔더볼에 의해 외부회로와의 전기적 연결이 이루어지므로 신호 전달 경로를 줄일 수 있기 때문에 근래에 들어와 많이 제조되고 있다.
도 1은 종래 리드 온 칩 타입 반도체 패키지를 설명하기 위한 단면도이다.
도시되어 있는 바와 같이, 리드 온 칩 타입 반도체 패키지는 반도체 칩(2), 리드프레임(3), 본딩 와이어(4) 그리고 패키지 몸체부(5)로 이루어져 있다.
반도체 칩(2)에서 센터 패드(8)가 형성된 상면(6)은 활동 영역이고, 하면(7)은 비활동 영역이다. 리드프레임(3)은 접착 테이프(9)에 의해 반도체 칩(2)에 물리적으로 접착되며, 본딩 와이어(4)를 매개로 센터 패드(8)에 전기적으로 연결된다.
본딩 와이어(4)는 은(Au), 알루미늄(Al), 구리(Cu) 등의 도전성 금속선으로 이루어지고, 패키지 몸체부(5)는 통상 에폭시 성형 수지(Epoxy Molding Compound : 이하, "EMC"라고 함)로 이루어지며, 리드프레임(3)의 일단만이 돌출되도록 반도체 칩(2), 리드프레임(3), 본딩 와이어(4) 등을 밀봉한다.
이와 같은 종래의 리드 온 칩 타입 반도체 패키지는 센터 패드를 가진 반도체 칩을 리드프레임에 접착시킨 후 와이어 본딩 공정이 필요하고, 와이어 본딩 공정을 진행하기 위해 반도체 칩을 센터라이징(Centerizing)하는 단계가 필요하기 때문에 공정 진행 시간이 길어지고 복잡하다는 문제점이 있다.
또한, 센터 패드를 가진 반도체 칩을 FBGA 타입 반도체 패키지에 적용시 길어진 와이어에 의한 전기적 쇼트 및 공간적인 문제 등으로 패키지의 신뢰성이 나빠지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 패키지의 제작 시간을 단축시키고, 전기적인 쇼트 및 공간적인 문제 등을 해결하여 신뢰성을 향상시킨 반도체 패키지를 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 센터 패드 형의 반도체 칩과 외부회로에의 실장 수단을 기계적 및 전기적으로 연결시켜 구성한 반도체 패키지에 있어서, 상기 반도체 칩과 실장 수단간의 전기적 연결을 절연성 테이프 상에 금속 패턴이 형성된 구조의 라미네이트 테이프를 이용하여 구성한 것을 특징으로 하는 반도체 패키지를 제공한다.
여기서, 상기 실장 수단은 인너 리드와 아우터 리드를 포함하는 리드프레임인 것을 특징으로 한다.
상기한 본 발명의 반도체 패키지는 리드프레임의 인너 리드와 반도체 칩을 포함한 공간적 영역을 밀봉하는 봉지부를 더 포함하는 것을 특징으로 한다.
상기 실장 수단은 인쇄회로기판인 것을 특징으로 한다.
상기한 본 발명의 반도체 패키지는 상기 반도체 칩을 포함한 인쇄회로기판의 상면을 밀봉하는 봉지부 및 상기 인쇄회로기판의 하면에 부착된 다수의 솔더볼을 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 센터 패드 형의 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 외부회로에의 실장수단으로 역할하며 인너 리드 및 아우터 리드로 구획되는 리드프레임; 상기 반도체 칩과 리드프레임 사이에 개재되며, 상기 반도체 칩의 본딩 패드와 리드프레임의 인너 리드간을 전기적으로 연결시키는 금속 패턴을 구비한 라미네이트 테이프; 및 상기 반도체 칩과 라미네이트 테이프 및 리드프레임의 인너 리드를 포함한 공간적 영역을 밀봉하는 봉지부를 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
여기서, 본 발명의 반도체 패키지는 상기 라미네이트 테이프와 리드프레임의 인너 리드 사이에 개재되어 기계적 연결을 이루는 접착 테이프를 더 포함하는 것을 특징으로 한다.
상기 라미네이트 테이프는, 절연성 테이프와, 상기 절연성 테이프를 관통하 여 대응하는 반도체 칩의 본딩 패드와 리드프레임의 인너 리드간을 연결시키는 금속 패턴이 형성된 구조이며, 상기 금속 패턴은 구리 또는 금으로 이루어진 것을 특징으로 한다.
그리고, 상기와 같은 목적을 달성하기 위하여, 본 발명은 상면에 접속 패드가 구비된 인쇄회로기판; 상기 인쇄회로기판 상부에 페이스 다운 타입으로 배치된 센터 패드 형의 반도체칩; 상기 인쇄회로기판과 반도체 칩 사이에 개재되며, 상기 반도체 칩의 본딩 패드와 기판의 접속 패드간을 전기적으로 연결시키는 금속 패턴을 구비한 라미네이트 테이프; 상기 반도체 칩을 포함한 인쇄회로기판의 상면을 밀봉하는 봉지부; 및 상기 인쇄회로기판의 하면에 부착된 다수의 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
여기서, 본 발명의 반도체 패키지는 상기 라미네이트 테이프와 인쇄회로기판 사이에 개재되어 기계적 연결을 이루는 접착 테이프를 더 포함하는 것을 특징으로 한다.
상기 라미네이트 테이프는, 절연성 테이프와, 상기 절연성 테이프를 관통하여 대응하는 반도체 칩의 본딩 패드와 인쇄회로기판의 접속 패드간을 연결시키는 금속 패턴이 형성된 구조이며, 상기 금속 패턴은 구리 또는 금으로 이루어진 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 리드 온 칩 타입 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 센터 패드(20)를 구비한 반도체 칩(18)은 절연성 테이프(12)와 금속 패턴(14)를 구비한 라미네이트 테이프를 매개로 상기 반도체 칩(18)과 전기적인 신호를 교환하는 인너 리드와 아우터 리드로 이루어진 리드프레임(24)에 연결되어 있다. 여기서, 상기 라미네이트 테이프를 구성하는 절연성 테이프(12)는 반도체 칩(18) 상에 기계적으로 접착되어 있고, 금속 패턴(14)은 반도체 칩(18)의 센터 패드(20)와 상기 리드프레임(24)의 인너 리드에 연결되어 전기적인 패스를 형성하고 있다. 그리고, 상기 라미네이트 테이프의 금속 패턴(14)과 리드프레임(24)의 인너 리드는 접착 테이프(22)를 매개로 상호 접착되어 있고, 상기 리드프레임(24)의 아우터 리드가 외부로 노출되도록 하면서 상기 반도체 칩(18)과 리드프레임(24)의 인너 리드 그리고 라미네이트 테이프를 포함한 공간적 영역은 봉지부(26)로 밀봉되어 있다.
여기서, 상기 반도체 칩(18)은, 도 3a에 도시된 바와 같이, 회로가 형성되어 있는 회로층(미도시)과, 상기 회로층(미도시)을 보호하기 위하여 폴리이미드(Polyimide) 등으로 이루어진 버퍼층(Buffer Layer)(미도시)을 구비하고 있고, 전기신호의 입출력을 위한 다수의 센터 패드(20)가 반도체 칩(18)의 중앙 부분에 형성되어 있다.
그리고, 도 3b에 도시된 바와 같이, 상기 라미네이트 테이프(10)를 구성하고 있는 절연성 테이프(12)는 폴리이미드(Polyimide)와 같은 고분자 물질로 이루어져 있고, 금속 패턴(14)은 구리(Cu) 또는 금(Ag) 등의 금속 물질로 이루어져 있다.
그리고, 상기 금속 패턴(14)은 반도체 칩(18)의 센터 패드(20)와 평면적으로 동일한 위치로 일대일 대응하도록 절연성 테이프(12)가 관통되어 콘택홀(미도시)이 형성되고, 절연성 테이프(12) 상에 상기 콘택홀(미도시)을 매립하면서 금속 물질이 증착 및 패터닝되어 형성되어 있다. 또한, 그 외에 상기 금속 패턴(14)은 절연성 테이프(12) 상에 도전성 접착제를 이용하여 형성하는 방법, 금속 물질을 열압착 하는 방법 등으로 다양하게 형성될 수 있다.
이와 같이, 본 발명의 실시예에 따라 라미네이트 테이프를 사용하여 리드 온 칩 타입 반도체 패키지를 제조하는 과정은, 우선 반도체 칩(18) 상에 금속 패턴(14)과 절연성 테이프(12)로 구성된 라미네이트 테이프를 부착시킨다. 이때, 절연성 테이프(12)는 반도체 칩(18) 상에 기계적으로 접착되고, 절연성 테이프(12)의 콘택홀을 매립한 금속 패턴(14) 부분은 반도체 칩(18)의 센터 패드(20)에 일대일 대응으로 콘택하도록 부착된다.
그런 다음, 라미네이트 테이프 중 금속 패턴(14) 또는 리드프레임(24) 상에 약 100㎛의 두께를 갖는 접착 테이프(22)를 테이핑하고 상기 금속 패턴(14)과 리드프레임(24)을 물리적으로 접착시킨다.
이어서, 라미네이트 테이프의 금속 패턴(14) 중 상기 반도체 칩(18)의 센터 패드(20)와 부착되지 않은 부분을 전도성 테이프 및 전도성 물질을 매개로 리드프레임(24)과 부착시키고, 압축 공정을 진행하여 반도체 칩(18)과 리드프레임(24) 사이에 전기적인 연결을 형성한다.
마지막으로, 상기 반도체 칩(18)과 리드프레임(24)을 외부의 전기적, 기계적, 화학적 환경 등으로부터 보호하기 위해 리드프레임(24)의 아우터 리드가 외부로 노출되도록 하여 EMC로 봉지부(26)를 형성시킨다.
본 발명의 실시예에 따라 사용된 절연성 테이프와 금속 패턴을 구비한 라미네이트 테이프는 다른 형태의 반도체 패키지에도 사용될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 에프비지에이 타입 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 센터 패드(20) 형의 반도체 칩(18)이 절연성 테이프(12)와 금속 패턴(14)를 구비한 라미네이트 테이프를 매개로 외부와의 전기적 연결을 위한 매개체 역할을 하는 인쇄회로 기판(28)의 접속 패드(미도시)에 연결되어 있다. 여기서, 상기 라미네이트 테이프를 구성하는 절연성 테이프(12)는 반도체 칩(18) 상에 기계적으로 접착되어 있으며 금속 패턴(14)은 반도체 칩(18)의 센터 패드(20)와 상기 인쇄회로 기판(28)의 접속 패드(미도시)에 직접적으로 콘택되어 전기적인 연결을 형성하고 있다. 그리고, 상기 라미네이트 테이프의 금속 패턴(14)과 인쇄회로 기판(28)은 접착 테이프(22)를 매개로 상호 접착되어 있으며, 상기 반도체 칩(18)과 라미네이트 테이프를 포함한 인쇄회로 기판(28)의 상면은 봉지부(26a)로 밀봉되어 있고, 상기 인쇄회로 기판(28)의 하면에 위치한 볼 랜드(미도시)에 솔더볼(30)이 부착되어 구성된다.
이와 같이, 본 발명의 다른 실시예에 따라 라미네이트 테이프를 사용하여 FBGA 타입 반도체 패키지를 제조하는 과정은, 우선, 반도체 칩(18)에 금속 패 턴(14)과 절연성 테이프(12)로 구성된 라미네이트 테이프를 부착시킨다. 이때 절연성 테이프(12)는 반도체 칩(18) 상에 물리적으로 접착되고, 금속 패턴(14)의 일면은 반도체 칩(18)의 센터 패드(20)에 일대일 대응으로 콘택하여 부착된다.
그런 다음, 상기 반도체 칩(18)을 페이스 다운 타입으로 라미네이트 테이프 중 반도체 칩(18)의 센터 패드(20)에 부착되지 않은 금속 패턴(14) 부분이 인쇄회로 기판(28)의 접속 패드(미도시)에 부착되도록 실장시키고, 접착 테이프(22) 등의 접착 수단을 사용하여 금속 패턴(14)을 포함한 반도체 칩(18)과 인쇄회로 기판(28)을 접착시킨다.
이어서, 반도체 칩(18)과 인쇄회로기판(28)의 상면을 EMC로 밀봉하여 봉지부(26a)를 형성시키고, 인쇄회로 기판(28) 하면에 구비된 볼랜드(미도시)에 외부와의 전기적인 연결을 이루는 솔더볼(30)을 부착시킨다.
본 발명의 실시예들에 따르면, 본딩 와이어를 대신하여 라미네이트 테이프의 금속 패턴을 전기 도선으로 사용함으로써 와이어 본딩 장비가 필요 없고, 와이어 본딩 공정을 위해 반도체 칩과 접촉시킬 시 필요한 다이의 센터라이징 공정이 필요 없어 패키지의 제작 시간을 단축시킬 수 있다.
또한, 본딩 와이어를 사용하진 않음으로써 본딩 와이어에 의한 전기적인 쇼트 및 공간적인 문제를 해결할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본딩 와이어를 대신하여 라미네이트 테이프의 금속 패턴을 전기 도선으로 사용함으로써 와이어 본딩을 위한 장비가 불필요해졌고, 와이어 본딩을 위한 반도체 칩의 센터라이징과 같은 부가적인 공정이 필요 없기 때문에 반도체 패키지의 제작 시간을 단축시킬 수 있으며, 본딩 와이어를 사용하지 않음으로써 본딩 와이어에 의해 발생 되었던 전기적인 쇼트 및 공간적인 문제 등을 해결하여 신뢰성을 향상시킨 반도체 패키지를 제공할 수 있다.

Claims (14)

  1. 반도체 칩과 외부회로에의 실장 수단을 기계적 및 전기적으로 연결시켜 구성한 반도체 패키지에 있어서,
    상기 반도체 칩과 실장 수단 간의 전기적 연결을 절연성 테이프에 관통 형성된 콘택홀에 금속 패턴이 매립된 구조의 라미네이트 테이프를 이용하여 구성한 것을 특징으로 하는 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 실장 수단은 인너 리드와 아우터 리드를 포함하는 리드프레임인 것을 특징으로 하는 반도체 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 리드프레임의 인너 리드와 반도체 칩을 포함한 공간적 영역을 밀봉하는 봉지부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 실장 수단은 인쇄회로기판인 것을 특징으로 하는 반도체 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 인쇄회로기판의 하면에 부착된 다수의 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 본딩 패드를 구비한 반도체 칩;
    상기 반도체 칩과 전기적으로 연결되어 외부 회로에의 실장 수단으로 역할하며 인너 리드 및 아우터 리드로 구획되는 리드프레임;
    상기 반도체 칩과 리드프레임 사이에 개재되며 상기 본딩 패드와 대응되도록 콘택홀이 관통 형성된 절연성 테이프와, 상기 콘택홀에 매립되어 반도체 칩의 본딩 패드와 리드프레임의 인너 리드 간을 연결하는 금속 패턴을 구비한 라미네이트 테이프;
    상기 라미네이트 테이프와 리드프레임의 인너 리드 사이에 개재되어 기계적 연결을 이루는 접착 테이프;
    상기 반도체 칩과 라미네이트 테이프 및 리드프레임의 인너 리드를 포함한 공간적 영역을 밀봉하는 봉지부;를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 금속 패턴은 구리 또는 금으로 이루어진 것을 특징으로 반도체 패키지.
  11. 상면에 접속 패드가 구비된 인쇄회로기판;
    상기 인쇄회로기판 상부에 페이스 다운 타입으로 배치된 반도체 칩;
    상기 인쇄회로기판과 반도체 칩 사이에 개재되며 상기 본딩 패드와 대응되도록 콘택홀이 관통 형성된 절연성 테이프와, 상기 콘택홀에 매립되어 반도체 칩의 본딩 패드와 기판의 접속 패드 간을 연결하는 금속 패턴을 구비한 라미네이트 테이프;
    상기 라미네이트 테이프와 인쇄회로기판 사이에 개재되어 기계적 연결을 이루는 접착 테이프;
    상기 반도체 칩을 포함한 인쇄회로기판의 상면을 밀봉하는 봉지부; 및
    상기 인쇄회로기판의 하면에 부착된 다수의 솔더볼;을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 삭제
  13. 삭제
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서, 상기 금속 패턴은 구리 또는 금으로 이루어진 것을 특징으로 반도체 패키지.
KR1020060083787A 2006-08-31 2006-08-31 반도체 패키지 KR101185854B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060083787A KR101185854B1 (ko) 2006-08-31 2006-08-31 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083787A KR101185854B1 (ko) 2006-08-31 2006-08-31 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20080020368A KR20080020368A (ko) 2008-03-05
KR101185854B1 true KR101185854B1 (ko) 2012-09-25

Family

ID=39395399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083787A KR101185854B1 (ko) 2006-08-31 2006-08-31 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101185854B1 (ko)

Also Published As

Publication number Publication date
KR20080020368A (ko) 2008-03-05

Similar Documents

Publication Publication Date Title
KR100511728B1 (ko) 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법
US7411281B2 (en) Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7915077B2 (en) Methods of making metal core foldover package structures
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US20020158318A1 (en) Multi-chip module
US7944043B1 (en) Semiconductor device having improved contact interface reliability and method therefor
JP2003273317A (ja) 半導体装置及びその製造方法
US6627990B1 (en) Thermally enhanced stacked die package
US20040188818A1 (en) Multi-chips module package
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
US7235870B2 (en) Microelectronic multi-chip module
US7847414B2 (en) Chip package structure
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
US20070235862A1 (en) Hybrid flip-chip and wire-bond connection package system
KR101286571B1 (ko) 반도체 패키지 제조방법 및 반도체 패키지
KR101185854B1 (ko) 반도체 패키지
JP4339032B2 (ja) 半導体装置
KR20070079654A (ko) 플립 칩 본딩용 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지 제조 방법
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100394775B1 (ko) 와이어본딩 방법 및 이를 이용한 반도체패키지
KR100542672B1 (ko) 반도체패키지
KR20030054066A (ko) 적층 패키지 및 그 제조 방법
JP2001291821A (ja) 半導体装置およびその製造方法
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법
JP2001291818A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee