KR20030054066A - 적층 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층 패키지 및 그 제조 방법에 관한 것으로서, 칩 수준의 크기를 갖는 칩 규모 패키지이면서 외부 접속 단자로서 솔더 볼을 채용한 볼 그리드 어레이 패키지를 단품 패키지로 사용하여 적층 패키지를 구현한다. 본 발명의 적층 패키지는 소정의 회로 패턴이 형성된 폴리이미드 테이프 또는 세라믹 프레임을 회로 기판으로 이용한다. 각각의 단품 패키지는 솔더 볼을 통하여 회로 기판에 형성된 회로 패턴과 물리적으로 접합되고 전기적으로 연결되며, 또한 회로 기판의 회로 패턴에는 외부 접속 단자인 솔더 볼이 형성된다.

Description

적층 패키지 및 그 제조 방법 {STACK PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 리드 프레임을 사용하는 유형의 칩 규모 패키지를 두 개 이상 적층하여 구현한 적층 패키지 및 그 제조 방법에 관한 것이다.
반도체 산업에서 집적회로 칩에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 아울러, 전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 반도체 패키지를 실장하기 위한 노력들이 계속되고 있다. 이러한 노력의 일환으로 제안된 것이 소위 적층 패키지(stack package)이다. 적층 패키지는 하나의 패키지에 두 개 이상의 집적회로 칩을 내장하는 멀티 칩 패키지(multi chip package)와 달리, 하나의 집적회로 칩을 내장하는 싱글 칩 패키지(single chip package)를 두 개 이상 적층하는 방식이다.
한편, 반도체 패키지의 표면실장 면적을 최소화하고 또한 전기접속 길이를 최소화하여 전기적 특성을 향상시킬 목적으로 솔더 볼(solder ball)을 외부 접속 단자로 사용하는 볼 그리드 어레이(Ball Grid Array; BGA) 패키지나 칩 규모 패키지(Chip Scale Package; CSP)에 대한 연구가 활발히 이루어지고 있다. 하지만, 이러한 유형의 패키지는 그 구조상 적층 패키지를 구현하기가 매우 어렵기 때문에 대부분 멀티 칩 패키지를 적용한다. 그러나, 멀티 칩 패키지는 패키지 완성 후의 테스트 과정에서 한 개의 칩이라도 불량으로 판정되면 나머지 양호한 칩도 불량으로 처리해야 하는 문제가 있기 때문에, 제품 수율이 낮고 제조원가가 높다. 따라서, 전기적 신뢰성이 검증된 노운 굳 다이(Known Good Die; KGD)를 사용하여야 하나, 이 또한 제조원가 상승의 요인으로 작용한다.
이러한 사정들로 인하여, 현재 주로 사용되는 적층 패키지의 유형은 티에스오피(TSOP; Thin Small Outline Package)에 한정되어 있는 실정이며, 따라서 볼 그리드 어레이(BGA) 패키지나 칩 규모 패키지(CSP)에 대한 적층 기술이 요구되고 있다.
본 발명은 상술한 종래기술에서의 사정을 감안하고 그 요구에 부응하기 위하여 안출된 것으로서, 본 발명의 목적은 칩 수준의 크기를 갖는 칩 규모 패키지이면서 외부 접속 단자로서 솔더 볼을 채용한 볼 그리드 어레이 패키지를 사용하여 적층 패키지를 구현하기 위한 것이다.
도 1은 본 발명의 적층 패키지에 사용되는 단품 패키지를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 적층 패키지를 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 10a, 10b, 10c: 단품 패키지(individual package)
11: 반도체 칩(semiconductor chip)12: 리드 프레임(lead frame)
13, 22: 접착제(adhesive)14: 금 와이어(gold wire)
15: 봉합제(encapsulant)16, 24: 솔더 볼(solder ball)
20: 회로 기판(circuit substrate)100: 적층 패키지(stack package)
이러한 목적을 달성하기 위하여, 본 발명은 소정의 회로 패턴이 형성된 폴리이미드 테이프 또는 세라믹 프레임을 회로 기판으로 이용하여 구현한 적층 패키지 및 그 제조 방법을 제공한다.
본 발명에 따른 적층 패키지는 세 개의 단품 패키지로 이루어지며, 각각의 단품 패키지는, 활성면에 본딩 패드가 형성되는 반도체 칩과, 상부면이 접착제를 통하여 반도체 칩의 활성면에 부착되고 하부면이 와이어 본딩부와 솔더 볼 접합부와 패키지 모서리부로 이루어지는 리드 프레임과, 와이어 본딩부와 본딩 패드를 전기적으로 연결하는 금 와이어와, 솔더 볼 접합부에 형성되는 솔더 볼과, 반도체 칩과 금 와이어를 보호하는 봉합제를 포함한다. 단품 패키지 중에서 제1 단품 패키지는 상부쪽에 적층되고 제2 단품 패키지와 제3 단품 패키지는 하부쪽에 나란히 배치된다.
또한, 본 발명에 따른 적층 패키지는, 상부쪽 단품 패키지와 하부쪽 단품 패키지 사이에 개재되는 제1 영역과, 제2 단품 패키지와 제3 단품 패키지 사이에 개재되는 제2 영역과, 제2 단품 패키지와 제3 단품 패키지 하부에 위치하는 제3 영역으로 이루어지는 회로 기판을 포함하며, 각각의 단품 패키지는 솔더 볼을 통하여 회로 기판의 제1 영역에 형성된 회로 패턴과 물리적으로 접합되고 전기적으로 연결되며, 회로 기판의 제3 영역의 회로 패턴에는 외부 접속 단자인 솔더 볼이 형성된다.
본 발명의 적층 패키지에 있어서, 회로 기판은 폴리이미드 테이프 또는 세라믹 프레임으로 형성될 수 있으며, 회로 기판의 회로 패턴은 제1 영역에서 두 개의 층으로 배선되고 제2 영역에서 네 개의 층으로 배선되며 제3 영역에서 한 개의 층으로 합쳐지는 것이 바람직하다. 또한, 제2 단품 패키지와 제3 단품 패키지의 하부면은 열가소성 접착 테이프에 의하여 회로 기판의 제3 영역과 접합될 수 있으며, 제2 단품 패키지 및 제3 단품 패키지의 하부면과 회로 기판의 제3 영역 사이의 공간에는 액상 또는 페이스트 상태의 접착제가 채워져 경화될 수 있다.
본 발명에 따른 적층 패키지의 제조 방법은, 활성면에 본딩 패드가 형성되는 반도체 칩을 준비한 후, 하부면이 와이어 본딩부와 솔더 볼 접합부와 패키지 모서리부로 이루어지는 리드 프레임의 상부면을 접착제를 통하여 반도체 칩의 활성면에 부착하고, 와이어 본딩부와 본딩 패드를 금 와이어로 연결하며, 솔더 볼 접합부에 솔더 볼을 형성하고, 반도체 칩과 금 와이어를 보호하도록 봉합제를 형성하여 각각의 단품 패키지를 형성하는 단계와, 단품 패키지 중에서 제1 단품 패키지를 상부쪽에 적층하고 제2 단품 패키지와 제3 단품 패키지를 하부쪽에 나란히 배치하는 단계와, 상부쪽 단품 패키지와 하부쪽 단품 패키지 사이에 제1 영역이 개재되고, 제2 단품 패키지와 제3 단품 패키지 사이에 제2 영역이 개재되며, 제2 단품 패키지와 상기 제3 단품 패키지 하부에 제3 영역이 위치하도록 회로 기판을 제공하는 단계와, 회로 기판의 제1 영역에 형성된 회로 패턴과 각각의 단품 패키지에 형성된 솔더 볼을 접합하는 단계와, 회로 기판의 제3 영역에 형성된 회로 패턴에 외부 접속 단자인 솔더 볼을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따른 적층 패키지의 제조 방법에 있어서, 회로 기판은 폴리이미드 테이프 또는 세라믹 프레임으로 형성될 수 있으며, 회로 기판의 제1 영역에 형성된 회로 패턴과 각각의 단품 패키지에 형성된 솔더 볼을 접합하는 단계는 플럭스 도포 단계, 솔더 볼 정렬 단계, 리플로우 단계로 이루어지는 것이 바람직하며, 회로 기판의 제3 영역에 형성된 회로 패턴에 외부 접속 단자인 솔더 볼을 형성하는 단계는 플럭스 도포 단계, 솔더 볼 탑재 단계, 리플로우 단계로 이루어지는 것이 바람직하다. 또한, 회로 기판의 제3 영역에 열가소성 접착 테이프를 부착한 후 폴리이미드 테이프를 구부려 제2 단품 패키지와 제3 단품 패키지의 하부면에 열압착하는 단계를 더 포함할 수 있으며, 제2 단품 패키지 및 제3 단품 패키지의 하부면과 회로 기판의 제3 영역 사이의 공간에 액상 또는 페이스트 상태의 접착제를 채워 넣은 후 경화시키는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에서 일부 구성요소는 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되었음을 밝혀둔다.
도 1은 본 발명의 적층 패키지에 사용되는 단품 패키지를 나타내는 단면도이다. 도 1을 참조하면, 본 발명의 적층 패키지에 사용되는 단품 패키지(10)는 리드 프레임(12)을 사용하는 유형의 칩 규모 패키지(CSP)이면서 외부 접속 단자로서 솔더 볼(16)을 채용한 볼 그리드 어레이(BGA) 패키지이다.
반도체 칩(11)의 활성면(active surface) 중앙에는 다수의 본딩 패드(도시되지 않음, bonding pad)가 형성되며, 리드 프레임(12)은 접착제(13)를 통하여 반도체 칩(11)의 활성면에 부착된다. 리드 프레임(12)의 하부면은 세 부류의 영역(12a, 12b, 12c)을 제외하고 모두 부분 에칭되어 있다. 에칭되지 않는 영역은 와이어 본딩부(12a)와 솔더 볼 접합부(12b)와 패키지 모서리부(12c)이다.
리드 프레임(12)의 와이어 본딩부(12a)는 금 와이어(14)에 의하여 반도체 칩(11)의 본딩 패드와 전기적으로 연결된다. 솔더 볼 접합부(12b)에는 패키지의 외부 접속 단자로서 사용되는 솔더 볼(16)이 접합된다. 반도체 칩(11)과 금 와이어(14)는 봉합제(15)에 의하여 보호되며, 솔더 볼(16)과 리드 프레임(12)의 패키지 모서리부(12c)는 봉합제(15) 밖으로 노출된다. 봉합제(15)는 잘 알려진 에폭시 몰딩 화합물(Epoxy Molding Compound; EMC)로 형성된다.
이상 설명한 단품 패키지(10)를 적층하여 본 발명의 적층 패키지를 구현한다. 도 2의 단면도는 본 발명의 실시예에 따른 적층 패키지를 도시하고 있다. 도 2에 도시된 적층 패키지(100)는 세 개의 단품 패키지(10a, 10b, 10c)를 사용한 예로서, 제1 단품 패키지(10a)는 상부쪽에 적층되고, 제2 단품 패키지(10b)와 제3 단품 패키지(10c)는 하부쪽에 나란히 배치된다.
각각의 단품 패키지(10a, 10b, 10c)는 회로 기판(20)에 물리적으로 접합되고 전기적으로 연결된다. 회로 기판(20)은 소정의 회로 패턴이 형성된 폴리이미드 테이프(polyimide tape) 또는 세라믹 프레임(ceramic frame)이다. 회로 기판(20)은 세 영역(20a, 20b, 20c)으로 나뉘는데, 제1 영역(20a)은 상부쪽 단품 패키지(10a)와 하부쪽 단품 패키지(10b, 10c) 사이에 개재되고, 제2 영역(20b)은 제2 단품 패키지(10b)와 제3 단품 패키지(10c) 사이에 개재되며, 제3 영역(20c)은 제2 단품 패키지(10b)와 제3 단품 패키지(10c) 하부에 위치한다.
특히, 각각의 단품 패키지(10a, 10b, 10c)에 형성된 솔더 볼(16)은 회로 기판(20)의 제1 영역(20a)에 형성된 회로 패턴과 물리적으로 접합되고 전기적으로 연결된다. 따라서, 회로 패턴은 제1 영역(20a)에서 두 개의 층으로 배선되고, 제2 영역(20b)에서 네 개의 층으로 배선되며, 제3 영역(20c)에서 한 개의 층으로 합쳐진다. 그리고, 제3 영역(20c)의 회로 패턴에는 적층 패키지(100)의 외부 접속 단자가 되는 솔더 볼(24)이 형성된다.
회로 기판(20)과 단품 패키지 솔더 볼(16) 사이의 접합 공정은 플럭스(flux) 도포 단계, 솔더 볼 정렬 단계, 리플로우(reflow) 단계로 이루어진다. 또한, 회로 기판(20)과 적층 패키지(100) 솔더 볼(24) 사이의 접합 공정은 플럭스 도포 단계, 솔더 볼 탑재(mounting) 단계, 리플로우 단계로 이루어진다. 도면에 도시되지는 않았지만, 회로 기판(20)의 표면에는 회로 패턴을 보호하면서 볼 패드(ball pad) 부분만 노출시키도록 보호층이 형성된다.
한편, 제2 단품 패키지(10b)와 제3 단품 패키지(10c)의 하부면은 접착제(22)에 의하여 회로 기판(20)의 제3 영역(20c)과 접합된다. 접착제(22)로는 열가소성 접착 테이프가 사용되거나 액상 또는 페이스트(paste) 상태의 접착제가 사용된다. 열가소성 접착 테이프는 폴리이미드 테이프가 회로 기판(20)에 적용될 경우 사용한다. 이 경우, 열가소성 접착 테이프를 미리 회로 기판(20)의 제3 영역(20c)에 부착한 후 폴리이미드 테이프를 구부려 단품 패키지(10b, 10c)의 하부면에 열압착시킨다. 액상 또는 페이스트 상태의 접착제는 세라믹 프레임이 회로 기판(20)에 적용될 경우 사용한다. 이 경우, 단품 패키지(10b, 10c)와 제3 영역(20c) 사이의 공간에 액상 또는 페이스트 상태의 접착제를 채워 넣은 후 경화시킨다.
이상 설명한 바와 같이, 본 발명은 리드 프레임 유형의 칩 규모 패키지이면서 볼 그리드 어레이 패키지인 단품 패키지를 사용하여 적층 패키지를 구현할 수 있다. 또한, 적층 패키지의 제조 공정이 간단하고, 테스트가 모두 완료된 단품 패키지를 이용하여 적층을 구현하기 때문에 제품 수율과 신뢰성을 향상시킬 수 있으며, 제조 원가를 줄일 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (13)

  1. 세 개의 단품 패키지로 이루어지는 적층 패키지에 있어서,
    상기 각각의 단품 패키지는, 활성면에 본딩 패드가 형성되는 반도체 칩과, 상부면이 접착제를 통하여 상기 반도체 칩의 활성면에 부착되고 하부면이 와이어 본딩부와 솔더 볼 접합부와 패키지 모서리부로 이루어지는 리드 프레임과, 상기 와이어 본딩부와 상기 본딩 패드를 전기적으로 연결하는 금 와이어와, 상기 솔더 볼 접합부에 형성되는 솔더 볼과, 상기 반도체 칩과 상기 금 와이어를 보호하는 봉합제를 포함하며,
    상기 단품 패키지 중에서 제1 단품 패키지는 상부쪽에 적층되고 제2 단품 패키지와 제3 단품 패키지는 하부쪽에 나란히 배치되며,
    상기 상부쪽 단품 패키지와 상기 하부쪽 단품 패키지 사이에 개재되는 제1 영역과, 상기 제2 단품 패키지와 상기 제3 단품 패키지 사이에 개재되는 제2 영역과, 상기 제2 단품 패키지와 상기 제3 단품 패키지 하부에 위치하는 제3 영역으로 이루어지는 회로 기판을 포함하며,
    상기 각각의 단품 패키지는 상기 솔더 볼을 통하여 상기 회로 기판의 제1 영역에 형성된 회로 패턴과 물리적으로 접합되고 전기적으로 연결되며, 상기 회로 기판의 제3 영역의 회로 패턴에는 외부 접속 단자인 솔더 볼이 형성되는 것을 특징으로 하는 적층 패키지.
  2. 제 1 항에 있어서, 상기 회로 기판은 폴리이미드 테이프로 이루어지는 것을 특징으로 하는 적층 패키지.
  3. 제 1 항에 있어서, 상기 회로 기판은 세라믹 프레임으로 형성되는 것을 특징으로 하는 적층 패키지.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 상기 회로 기판의 회로 패턴은 제1 영역에서 두 개의 층으로 배선되고 제2 영역에서 네 개의 층으로 배선되며 제3 영역에서 한 개의 층으로 합쳐지는 것을 특징으로 하는 적층 패키지.
  5. 제 2 항에 있어서, 상기 제2 단품 패키지와 제3 단품 패키지의 하부면은 열가소성 접착 테이프에 의하여 상기 회로 기판의 제3 영역과 접합되는 것을 특징으로 하는 적층 패키지.
  6. 제 3 항에 있어서, 상기 제2 단품 패키지 및 상기 제3 단품 패키지의 하부면과 상기 회로 기판의 제3 영역 사이의 공간에는 액상 또는 페이스트 상태의 접착제가 채워져 경화되는 것을 특징으로 하는 적층 패키지.
  7. 세 개의 단품 패키지로 이루어지는 적층 패키지의 제조 방법에 있어서,
    활성면에 본딩 패드가 형성되는 반도체 칩을 준비한 후, 하부면이 와이어 본딩부와 솔더 볼 접합부와 패키지 모서리부로 이루어지는 리드 프레임의 상부면을 접착제를 통하여 상기 반도체 칩의 활성면에 부착하고, 상기 와이어 본딩부와 상기 본딩 패드를 금 와이어로 연결하며, 상기 솔더 볼 접합부에 솔더 볼을 형성하고, 상기 반도체 칩과 상기 금 와이어를 보호하도록 봉합제를 형성하여 상기 각각의 단품 패키지를 형성하는 단계와,
    상기 단품 패키지 중에서 제1 단품 패키지를 상부쪽에 적층하고 제2 단품 패키지와 제3 단품 패키지를 하부쪽에 나란히 배치하는 단계와,
    상기 상부쪽 단품 패키지와 상기 하부쪽 단품 패키지 사이에 제1 영역이 개재되고, 상기 제2 단품 패키지와 상기 제3 단품 패키지 사이에 제2 영역이 개재되며, 상기 제2 단품 패키지와 상기 제3 단품 패키지 하부에 제3 영역이 위치하도록 회로 기판을 제공하는 단계와,
    상기 회로 기판의 제1 영역에 형성된 회로 패턴과 상기 각각의 단품 패키지에 형성된 솔더 볼을 접합하는 단계와,
    상기 회로 기판의 제3 영역에 형성된 회로 패턴에 외부 접속 단자인 솔더 볼을 형성하는 단계를 포함하는 적층 패키지의 제조 방법.
  8. 제 7 항에 있어서, 상기 회로 기판은 폴리이미드 테이프로 이루어지는 것을 특징으로 하는 적층 패키지의 제조 방법.
  9. 제 7 항에 있어서, 상기 회로 기판은 세라믹 프레임으로 형성되는 것을 특징으로 하는 적층 패키지의 제조 방법.
  10. 제 7 항 내지 제 9 항 중의 어느 한 항에 있어서, 상기 회로 기판의 제1 영역에 형성된 회로 패턴과 상기 각각의 단품 패키지에 형성된 솔더 볼을 접합하는 단계는 플럭스 도포 단계, 솔더 볼 정렬 단계, 리플로우 단계로 이루어지는 것을 특징으로 하는 적층 패키지의 제조 방법.
  11. 제 7 항 내지 제 9 항 중의 어느 한 항에 있어서, 상기 회로 기판의 제3 영역에 형성된 회로 패턴에 외부 접속 단자인 솔더 볼을 형성하는 단계는 플럭스 도포 단계, 솔더 볼 탑재 단계, 리플로우 단계로 이루어지는 것을 특징으로 하는 적층 패키지의 제조 방법.
  12. 제 8 항에 있어서, 상기 회로 기판의 제3 영역에 열가소성 접착 테이프를 부착한 후 상기 폴리이미드 테이프를 구부려 상기 제2 단품 패키지와 상기 제3 단품 패키지의 하부면에 열압착하는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  13. 제 9 항에 있어서, 상기 제2 단품 패키지 및 상기 제3 단품 패키지의 하부면과 상기 회로 기판의 제3 영역 사이의 공간에 액상 또는 페이스트 상태의 접착제를 채워 넣은 후 경화시키는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지의제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024426B2 (en) 2012-10-15 2015-05-05 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR20190063633A (ko) 2017-11-30 2019-06-10 신성미 동아 정과 및 이의 제조방법
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
JP4168494B2 (ja) * 1998-09-10 2008-10-22 カシオ計算機株式会社 半導体装置の製造方法
KR100333388B1 (ko) * 1999-06-29 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조 방법
KR100592785B1 (ko) * 2000-01-06 2006-06-26 삼성전자주식회사 칩 스케일 패키지를 적층한 적층 패키지
KR20030040922A (ko) * 2001-11-17 2003-05-23 삼성전자주식회사 칩 스케일 패키지와 그 제조 방법 및 이를 적층하여구비된 적층 칩 스케일 패키지

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024426B2 (en) 2012-10-15 2015-05-05 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR20190063633A (ko) 2017-11-30 2019-06-10 신성미 동아 정과 및 이의 제조방법
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