KR20030056400A - 칩크기 패키지 제조방법 - Google Patents

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Abstract

본 발명은 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기(chip scale)패키지 제조 방법에 관해 개시한다.
개시된 본 발명의 칩크기 패키지 제조 방법은 반도체 칩의 칩패드에 각각의 범프를 부착하는 공정과, 반도체 칩 상에 범프를 노출시키는 접착층을 형성하는 공정과, 범프와 대응된 부분에 형성된 각각의 홈과 홈 내부에 형성되는 도금층을 가진 리드프레임을 제공하는 공정과, 반도체 칩의 접착층 상에 도금층의 접촉면에 범프가 위치하도록 리드프레임을 접착시키는 공정과, 리드프레임에 범프를 본딩하는 공정과, 결과물을 덮으며, 리드프레임의 일부를 노출시키는 각각의 관통홀을 가진 몰딩체를 형성하는 공정과, 관통홀을 채우는 솔더 페이스트를 도포하고 리플로우하는 공정을 포함한다.

Description

칩크기 패키지 제조방법{method for fabricating chip scale package}
본 발명은 패키지(package) 제조 방법에 관한 것으로, 보다 상세하게는 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기(chip scale) 패키지 제조 방법에 관한 것이다.
일반적으로 널리 알려진 바와 같이, 웨이퍼의 박막 성장 기법에 의해 제조된 칩(chip)을 웨이퍼로부터 절단(sawing)분리한 다음, 분리된 칩을 실드(shield)나 몰딩(molding)으로 외부의 습기나 불순물로부터 보호되고 또한 외부회로와의 접속을 위한 리드를 부착한 패키지 형태로 상품화된다.
이러한 패키지중 대부분의 공간을 칩이 차지하는 정도의 크기로 몰딩되는 칩크기의 패키지는 그 자체가 단일한 미소 소자(micro device)로 상품화되어 회로기판에 있어서의 실장밀도를 높이고 응용 주문형 집적회로(ASIC:Application Specific IC)등 각종 집적회로에서의 집적도를 높이는 데 유용하다.
도 1은 종래의 일 실시예에 따른 엘오씨(Lead On Chip)타입의 칩크기 패키지의 단면도이다.
종래의 제 1실시예에 따른 칩크기 패키지는, 도 1에 도시된 바와 같이, 배선(15)이 형성된 기판(12)과, 상면 가장자리 부분에 다수의 칩패드(11)가 형성된 반도체 칩(10)과, 기판(12)과 반도체 칩(10) 사이에 개재되는 접착테이프(14)와, 칩패드(11)와 배선(15)을 연결시키는 금속와이어(13)와, 배선(15)에 부착되는 도전성 볼(17)로 구성된다.
상기 구성을 갖는 종래의 제 1실시예에 따른 칩크기 패키지의 제조방법은, 기판(12)에 접착테이프(14)를 이용하여 반도체 칩(10)을 부착시킨 다음, 반도체 칩(10)의 칩패드(11)와 기판(12)의 배선(15)과의 전기적 연결을 위하여금속와이어(13)를 형성한다.
이 후, 외부의 먼지나 습기를 차단하기 위해, 금속와이어(13) 및 반도체 칩(10)을 덮도록 몰딩체(19)를 형성한 다음, 외부와의 전기적 연결을 위하여 기판(12)의 배선(15) 상에 솔더볼(17)을 부착시키어 패키지 제조를 완료한다.
그러나, 종래의 기술에서는 반도체 칩과 기판과의 전기적인 연결을 위해 금속와이어를 형성함으로써, 금속와이어의 길이만큼 전기적 연결길이가 증가하게되어 금속와이어로부터 발생되는 커패시턴스(capacitance), 인덕턴스(inductance) 및 레지스턴스(resistance)가 증가하게 된다. 따라서, 신호전달이 지연되고 노이즈(noise)가 발생되어 제품의 동작 특성을 저하시킨다.
또한, 금속와이어의 사용함으로써, 금속와이어를 외부로부터 보호하기 위한 몰딩체 형성 공정이 수반되어야 하므로, 공정이 복잡해질 뿐더러, 실제적인 칩크기의 패키지를 구현할 수 없는 문제점이 발생되었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략하여 제조공정을 단순화하여 제품의 신뢰성이 우수한 칩크기 패키지 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 칩크기 패키지의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 칩크기 패키지 제조 방법을 보인 공정단면도.
도 3은 본 발명의 리드프레임의 단면도.
도 4는 본 발명에 따른 칩크기 패키지를 적층시킨 것을 보인 도면.
도면의 주요부분에 대한 부호의 설명
100. 반도체 칩 102. 칩패드
104. 접착층 110. 범프
120. 리드프레임 121. 홈
124. 도금층 130.몰딩체
132. 관통홀 134. 솔더페이스트
상기 목적을 달성하기 위한 본 발명의 칩크기 패키지 제조방법은 반도체 칩의 칩패드에 각각의 범프를 부착하는 공정과, 반도체 칩 상에 범프를 노출시키는접착층을 형성하는 공정과, 범프와 대응된 부분에 형성된 각각의 홈과 홈 내부에 형성되는 도금층을 가진 리드프레임을 제공하는 공정과, 반도체 칩의 접착층 상에 도금층의 접촉면에 범프가 위치하도록 리드프레임을 접착시키는 공정과, 리드프레임에 범프를 본딩하는 공정과, 결과물을 덮으며, 리드프레임의 일부를 노출시키는 각각의 관통홀을 가진 몰딩체를 형성하는 공정과, 관통홀을 채우는 솔더 페이스트를 도포하고 리플로우하는 공정을 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 칩크기 패키지의 제조 방법을 보인 공정단면도이고, 도 3은 본 발명의 리드프레임의 단면도이다.
본 발명에 따른 칩크기 패키지 제조 방법은, 도 2a에 도시된 바와 같이, 먼저 반도체 칩(100)의 칩패드(102) 상에 각각의 범프(110)을 부착시킨다. 상기 칩패드(102)는 반도체 칩(100) 상에 다수개 형성되어져 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 반도체 칩(100) 상에 접착층(104)를 도포하고 오븐(oven)에서 경화시킨 다음에, 상기 접착층(104)을 식각하여 범프(110)를 노출시킨다.
이때, 접착층(104)는 실크 스크린(silk screen) 방식으로 도포하며, 재질로는 통상적인 접착제가 주로 사용된다. 접착층(104)의 다른 예로는 범프(104) 형성부위가 개구된 접착테이프를 이용할 수 있으며, 반도체 칩(100)에 상기 접착테이프를 열압착 방식으로 부착한다. 또한, 상기 접착테이프의 재질로는 에폭시(epoxy)계열의 수지 또는 폴리이미드(polyimide) 계열의 수지가 이용된다.
다음, 도 3에 도시된 바와 같이, 리드프레임(120)의 소정 부위를 하프 에칭에 의해 다 수의 홈(121)을 형성하고, 상기 홈(121) 내부를 덮도록 실버(silver) 도금층(124)을 형성한다. 이때, 상기 홈(121)은 상기 범프(110)와 대응된 부분에 형성된다.
이 후, 도 2c에 도시된 바와 같이, 상기 반도체 칩(100)의 접착층(104)에 상기 제조된 리드프레임(120)을 부착시키고 나서, 리드프레임(120)의 도금층(124) 접촉면에 범프(110)를 본딩한다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물의 상부를 덮도록 몰딩 공정을 실시하여 상기 리드프레임(120)의 일부위를 노출시키는 관통홀(132)을 가진 몰딩체(130)를 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 리드프레임을 반도체 칩과 동일 크기로 절단한 후, 도 2f에 도시된 바와 같이, 상기 관통홀(132)을 채우도록 솔더 페이스트(solder paste)(134)를 도포하고 리플로우(reflow) 공정을 진행하여 칩크기 패키지 제조를 완료한다. 이때, 상기 각각의 관통홀(1332)에 솔더 페이스트(134) 대신 도전핀을 삽입할 수도 있다.
도 4는 본 발명에 따른 칩크기 패키지를 적층시킨 것을 보인 도면이다.
또한, 상기 완료된 칩크기 패키지를, 도 4에 도시된 바와 같이, 적어도 2개 이상 적층하여 연결할 수도 있다.
이상에서와 같이, 본 발명에서는 반도체 칩과 기판을 전기적으로 연결시키는 금속와이어의 본딩 공정을 생략할 수 있고, 별도의 몰딩 공정이 필요없어 제조공정을 단순화할 수 있다.
또한, 본 발명에서는 금속와이어 대신 범프를 이용함으로써, 금속와이어 사용에 의한 커패시턴스, 인덕턴스 및 레지스턴스의 증가를 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 반도체 칩의 칩패드에 각각의 범프를 부착하는 공정과,
    상기 반도체 칩 상에 상기 범프를 노출시키는 접착층을 형성하는 공정과,
    상기 범프와 대응된 부분에 형성된 각각의 홈과 상기 홈 내부에 형성되는 도금층을 가진 리드프레임을 제공하는 공정과,
    상기 반도체 칩의 접착층 상에 상기 도금층의 접촉면에 상기 범프가 위치하도록 상기 리드프레임을 접착시키는 공정과,
    상기 리드프레임에 상기 범프를 본딩하는 공정과,
    상기 결과물을 덮으며, 상기 리드프레임의 일부를 노출시키는 각각의 관통홀을 가진 몰딩체를 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 칩크기 패키지 제조방법.
  2. 제 1항에 있어서, 상기 각각의 관통홀을 채우도록 솔더 페이스트를 도포하고 리플로우하는 공정을 추가하는 것을 특징으로 하는 칩크기 패키지 제조방법.
  3. 제 1항에 있어서, 상기 각각의 관통홀에 도전핀을 삽입하는 공정을 추가하는 것을 특징으로 하는 칩크기 패키지 제조방법.
  4. 제 1항에 있어서, 상기 몰딩체를 2개 이상 적층하여 형성하는 것을 특징으로하는 칩크기 패키지 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206969B1 (ko) * 1996-11-26 1999-07-01 구본준 버텀 리드형 반도체 패키지 및 그 제조방법
KR19990069447A (ko) * 1998-02-09 1999-09-06 구본준 반도체 패키지와 그 제조방법
KR20010056372A (ko) * 1999-12-15 2001-07-04 박종섭 적층가능한 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120016925A (ko) * 2010-08-17 2012-02-27 삼성전자주식회사 반도체 패키지 및 그 제조방법

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