CN101076884A - 半导体器件及其制造方法、线路板及其制造方法、半导体封装件和电子装置 - Google Patents

半导体器件及其制造方法、线路板及其制造方法、半导体封装件和电子装置 Download PDF

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Abstract

端子焊盘被形成在LSI芯片的有效面上，并且复合阻挡金属层被提供在该端子焊盘上。由硅树脂构成的多个低弹性颗粒分散在由NiP构成的金属基相中。复合阻挡金属层的膜厚度例如为3μm，并且低弹性颗粒的直径例如为1μm。通过将焊块键合到复合阻挡金属层，半导体器件被安装在线路板上。从而，低弹性颗粒被允许当半导体器件经由焊块键合到线路板时，根据所施加的应力而变形，因此应力可以被吸收。

Description

半导体器件及其制造方法、线路板及其制造方法、半导体封装件和电子装置
技术领域
本发明涉及经由焊块连接到线路板的半导体器件及其制造方法；经由焊块连接有半导体器件的线路板及其制造方法；包括半导体器件和线路板中的至少一个的半导体封装件；以及包括该半导体封装件的电子装置。
背景技术
对于半导体器件中更高的密度的需求随着电子装置的性能增强而增长。近年来，为了满足这些需求，倒装芯片键合(flip chip bonding，下文中也称为FCB)已被用于在载体基板和其他这样的线路板上安装半导体芯片。倒装芯片键合是这样一种键合方法，其中，多个焊块在半导体芯片的有效面(active surface)上布置成矩阵配置，有效面被转向面对线路板，并且半导体芯片利用焊块键合到线路板。FCB已用在各种器件，尤其是高性能器件中，因为其能够在半导体器件中实现更多的管脚、更小的尺寸和更快的信号传输。
通常，当利用焊块执行FCB时，具有极好的焊料扩散防止属性和润湿属性的阻挡金属被提供到焊盘表面；即，提供到与焊块相接触的表面，以防止焊料扩散到半导体芯片和线路板中，并改善焊块相对于焊盘的润湿属性。
在利用FCB获得的半导体器件中，在有机树脂基板、陶瓷基板或常用作线路板的其他基板的热膨胀系数和主要由硅组成的半导体芯片的热膨胀系数之间存在大的差异。因此，当在将半导体芯片安装在线路板上之后应用热循环处理时，由于热膨胀差异而引起的热应力被施加到焊块，并且在焊块中发生破裂。该现象成为问题，其随着焊块的尺寸减小而逐渐变得更加显著。
除了FCB以外，一种被称为CSP(芯片尺寸封装)的键合方法，即，用于利用焊块将半导体芯片键合到安装基板的方法，被广泛用在要求高密度安装的移动设备中。然而，利用通过CSP装配的半导体封装件，热应力和掉落期间的碰撞会导致利用焊块键合的部分中的破裂，并带来连接缺陷。具体而言，由于在掉落期间在很短的时间量内大量的力作用在焊块的基底上，焊块和阻挡金属之间的键合界面很容易受到破坏。在减小键合界面的表面积(这是减小焊块尺寸的一部分)方面，该现象也是一个大问题。
考虑到这一问题，已经提出了若干技术用于减小施加到焊块的应力，以防止由热应力或掉落期间的碰撞引起的对焊块的破坏，并且确保半导体封装件的键合是可靠的。专利文献1(日本专利申请早期公开No.2000-228455)和专利文献2(日本专利申请早期公开No.11-254185)公开了用于通过将弹性物质混入焊块中来提高焊块的柔软度并减小应力的技术。
图21是示出了在专利文献1中公开的半导体封装件中的键合部分的截面图。在专利文献1公开的半导体封装件中，每个键合部分具有形成在条带101的底面上的金属焊盘102和形成在线路板103的顶面上的金属焊盘104之间的焊球105，如图21所示，在条带101中半导体芯片(未示出)被安装在顶面上。焊球105具有由耐热硅橡胶组成的并且具有200到800μm直径的球体106；由Au、Ag、Cu、Pd、Ni等组成的并且具有1到5μm厚度的粘接金属壳107被提供在球体106的整个表面上；并且，由焊料组成的并且具有5到20μm厚度的焊料金属壳108被提供在粘接金属壳107的整个外表面上。焊膏109提供在金属焊盘102和焊球105之间，还提供在金属焊盘104和焊球105之间，并且直径极小的多个树脂球110分散在焊膏109中。专利文献1表明施加到条带101和线路板102之间的连接处的应力被由耐热硅橡胶组成的球体106的变形而吸收，可以防止焊球105中的破裂和损坏。
图22是示出了在专利文献2中公开的柔性键合材料的截面图。专利文献2公开了柔性键合材料113，其中颗粒直径为3到30μm的耐热树脂粉末112被包含在直径为0.05到1.5mm的球形焊料111中，如图22所示。专利文献2表明作为使用柔性键合材料113代替传统焊球的结果，当电子组件被键合到电路板时，耐热树脂粉末112的弹性可以吸收电路板和电子组件之间的热应力。
专利文献3(日本专利申请早期公开No.11-54672)和专利文献4(日本专利申请早期公开No.2004-51755)公开了用于通过在半导体芯片和焊块之间的电流路径中引入导电树脂材料来减小施加到焊块的应力的技术。
图23是示出了在专利文献3中公开的电子组件的截面图。专利文献3公开了用于利用导电树脂来形成连接端子(焊块连接到这些端子)的技术，如图23所示。具体而言，子基板122被提供在电子组件121中，并且电极123被形成在子基板122的顶面上。倒装芯片125经由块124连接到电极123，并且块124由带126密封。通孔127被形成在直接位于子基板122中的电极123下方的部分区域中，并且导电树脂层128被提供在通孔127中。金属镀层129被提供在导电树脂层128的底面上，并且焊块120键合到金属镀层129。焊块130的目的是在主基板(未示出)上安装子基板122。专利文献3表明在子基板122在被安装在主基板上之后经历热循环处理的情况下，可以防止对焊块130的破坏，这是由于存在插入在电极123和焊块130之间的导电树脂层128，因此由子基板122和主基板之间的热应力引起的位移可以被导电树脂层128的弹性变形吸收。
图24是示出了在专利文献4中公开的导电块的截面图。专利文献4公开了在提供在电子组件131的电极132上的导电块133中，导电填充物135被包括由橡胶状弹性树脂134组成的基相(base phase)中的技术，如图24所示。这使得导电块133具有弹性，并且能够吸收热应力。专利文献4表明利用涂覆在具有金属层的表面上的触须(whisker)作为导电填充物135，增大了导电填充物135的高宽比，并且使得导电填充物135的触须能够容易地彼此接触。因此，可以确保导电块133的导电性，可以降低导电填充物135的含量比例，并且可以进一步提高导电块133的柔性。
此外，专利文献5(日本专利申请早期公开No.2002-118199)和专利文献6(日本专利申请早期公开No.2003-124389)公开了用于通过在半导体芯片上竖立柱，并在柱的顶面上提供焊块来减小施加到焊块的应力的技术。
图25是示出了在专利文献5中公开的半导体器件的截面图。专利文献5公开了这样的技术，在该技术中，柱143被提供在半导体芯片141和焊块142之间，并且由各向异性导电材料或由Au、Pd或具有低杨氏模量的另外的金属组成的应力减小元件144被引入到柱143的中间部分中，如图25所示。柱143连接到形成在半导体芯片141的表面上的电极焊盘145，并且柱143的外围由密封树脂146密封。在该半导体器件中，可以通过提供柱143来减小施加到焊块142的热应力。专利文献5表明通过提供具有应力减小元件144的柱143，可以更有效地减小施加到柱143的应力。
图26是示出了在专利文献6中公开的半导体封装件的截面图。专利文献6公开了用于在Si晶片151上提供绝缘层152，在绝缘层152上形成树脂质突起153，并提供导电层155以覆盖树脂质突起153并形成与形成在Si晶片151的表面中的Al焊盘154的连接的技术，如图26所示。柱156由树脂质突起153和覆盖突起的导电层155形成，并且焊块157连接到柱156的顶面。围绕柱156的外围提供有密封树脂层158，并且在包围柱156的密封树脂层158的顶面上的一部分中形成有沟槽159。在该半导体封装件中，通过在Si晶片151和焊块157之间提供柱156，可以减小施加到焊块157的应力。专利文献6表明在柱156内提供树脂质突起153，使得施加到柱156的应力能够更有效地被树脂质突起153的变形吸收，并且由于在密封树脂层158中形成有沟槽159可以防止密封树脂层158限制柱156的变形，因此施加到柱156的应力可以更有效地被吸收。
专利文献1：日本专利申请早期公开No.2000-228455(图3)
专利文献2：日本专利申请早期公开No.11-254185(图1)
专利文献3：日本专利申请早期公开No.11-54672(图1)
专利文献4：日本专利申请早期公开No.2004-51755(图7)
专利文献5：日本专利申请早期公开No.2002-118199(图1)
专利文献6：日本专利申请早期公开No.2003-124389(图1)
发明内容
本发明要解决的问题
然而，上述传统技术有以下问题。在专利文献1和2公开的技术中；即，在用于通过将弹性物质混入焊块来提高焊块的柔软度并减小应力的技术中，具有低强度并且相比于其他金属部分较容易受到破坏的焊块的强度进一步减小，因此，焊块变得更加容易受到破坏。容易被焊料润湿的金属层必须预先形成在树脂材料的表面上，以使树脂材料在由焊料组成的整个基相中均匀分散，这增加了成本。
在专利文献3和4公开的技术中，即，在用于通过在半导体芯片和焊块之间的电流路径中引入导电树脂材料来减小应力的技术中，遇到了下面的问题。通过使金属微颗粒分散在导电树脂材料中由绝缘树脂组成的基相中，实现了导电性。然而，电阻在导电树脂材料中相当高，这是因为导电性仅仅由金属微颗粒之间的点接触提供。因此，在电流路径中引入了导电树脂材料的半导体封装件仅能应用于有限数目的设备，即使该设备具有高电阻，例如液晶设备，也是如此。导电粘胶同样如此。
此外，在专利文献5和6公开的技术中，即，在用于通过在半导体芯片上竖立柱并将焊块连接到柱的顶面来减小施加到焊块的应力的技术中，遇到了下面的问题。具体而言，当柱被竖立在半导体芯片上时，半导体封装件与柱成比例地变厚。由于形成柱所需的时间，导致制造半导体封装件的生产率减小。此外，如专利文献5所示，在应力减小构件被放置在柱的中间部分中的情况下，如果应力减小构件是以金属形成的话，则应力并不充分减小，而如果应力减小构件是以各向异性导电膜形成的话，则导电性降低。
考虑到这些问题设计了本发明，本发明的目的是提供一种半导体器件及其制造方法，其中在保持低成本的同时可以吸收施加到焊块的应力，而不会减小焊块的强度、增大电阻或增大半导体封装件的厚度；提供一种线路板及其制造方法；提供一种包括半导体器件和线路板中的至少一个的半导体封装件；以及提供一种包括该半导体封装件的电子装置。
解决问题的手段
根据本发明的半导体器件的特征在于包括半导体芯片，该半导体芯片在表面上具有端子焊盘，在端子焊盘上方提供有阻挡金属层；其中阻挡金属层具有由导电材料组成的基相和分散在基相中并且具有比基相的弹性模量低的弹性模量的多个低弹性颗粒。
在本发明中，当半导体器件经由焊块键合到线路板时，所施加的应力可以被根据低弹性颗粒根据应力的变形而被吸收。
根据本发明的半导体器件优选地包括由导电材料组成的并且提供在端子焊盘和阻挡金属层之间的粘接增强层。从而，可以提高端子焊盘和阻挡金属层之间的粘接性。该粘接增强层优选地是以与形成基相的导电材料相同的材料形成的。这使得在粘接增强层和阻挡金属层之间有令人满意的粘接性。
此外，根据本发明的半导体器件优选地包括由导电材料组成的并且提供在阻挡金属层上方的脱离防止层。从而，可以防止低弹性颗粒从阻挡金属层的脱落。
另外，优选地，阻挡金属层中低弹性颗粒的含量比例沿阻挡金属层的膜厚度方向连续变化，并且阻挡金属层的底层和顶层中低弹性颗粒的含量比例小于底层和顶层之间的中间部分中低弹性颗粒的含量比例。从而，可以提高端子焊盘和阻挡金属层之间的粘接性，可以防止低弹性颗粒从阻挡金属层的脱落，并且由于阻挡金属层中没有界面而使得应力不集中于界面处。
根据本发明的线路板的特征在于包括线路板主体，该线路板主体在表面上具有端子焊盘，在端子焊盘上方提供有阻挡金属层；其中阻挡金属层具有由导电材料组成的基相和分散在基相中并且具有比基相的弹性模量低的弹性模量的多个低弹性颗粒。
在本发明中，当半导体器件经由焊块键合到线路板时，所施加的应力可以被低弹性颗粒根据应力发生的变形而吸收。
根据本发明的半导体封装件的特征在于包括线路板、安装在线路板上的半导体器件和用于将半导体器件的端子焊盘键合到线路板的端子焊盘的焊块；其中半导体器件是根据前述本发明的半导体器件。
根据本发明的另一种半导体封装件的特征在于包括线路板、安装在线路板上的半导体器件和用于将半导体器件的端子焊盘键合到线路板的端子焊盘的焊块；其中线路板是根据前述本发明的线路板。
根据本发明的又一种半导体封装件的特征在于包括线路板、安装在线路板上的半导体器件和用于将半导体器件的端子焊盘键合到线路板的端子焊盘的焊块；其中半导体器件是根据前述本发明的半导体器件，并且线路板是根据前述本发明的线路板。
优选地，通过使构成基相的导电材料和构成焊块的焊料合金化而形成的金属间化合物层被形成在阻挡金属层和焊块之间，并且低弹性颗粒也分散在金属间化合物层中。从而，可以防止在施加应力时金属间化合物层被裂缝破坏。
根据本发明的电子装置的特征在于包括半导体封装件。该电子装置可以是便携式电话、笔记本计算机、桌面个人计算机、液晶设备、插件或模块。
根据本发明的用于制造半导体器件的方法的特征在于包括用于通过利用包含低弹性颗粒的镀敷溶液对半导体晶片的表面上的端子焊盘进行镀敷来在端子焊盘上形成阻挡金属层的步骤，其中由具有比由导电材料组成的基相的弹性模量低的弹性模量的材料组成的多个低弹性颗粒分散在基相中；以及用于通过切割将半导体晶片划分为多个半导体芯片的步骤。
在用于形成阻挡金属层的步骤中，将半导体晶片浸入单种镀浴中，并且在阻挡金属层的堆积期间改变镀浴的温度、pH或搅拌条件，从而使阻挡金属层中低弹性颗粒的含量比例可以沿阻挡金属层的膜厚度方向连续变化，并且阻挡金属层的底层和顶层中低弹性颗粒的含量比例可以被减小为小于底层和顶层之间的中间部分中低弹性颗粒的含量比例。从而，可以增强端子焊盘和阻挡金属层之间的粘接性，防止低弹性颗粒从阻挡金属层的脱落，并形成由于界面不位于阻挡金属层中而导致应力不集中于界面处的阻挡金属层。
此外，用于形成阻挡金属层的步骤可包括用于将镀浴的温度设为第一温度并堆积阻挡金属层的步骤、用于将镀浴的温度从第一温度改变为高于第一温度的第二温度并堆积阻挡金属层的步骤、以及用于将镀浴的温度从第二温度改变为低于第二温度的第三温度并堆积阻挡金属层的步骤。
根据本发明的用于制造线路板的方法的特征在于包括用于通过利用包含低弹性颗粒的镀敷溶液对线路板主体的表面上的端子焊盘进行镀敷来在端子焊盘上形成阻挡金属层的步骤，其中由具有比由导电材料组成的基相的弹性模量低的弹性模量的材料组成的多个低弹性颗粒分散在基相中。
本发明的效果
根据本发明，使低弹性颗粒分散在阻挡金属层中允许在应力被施加到半导体器件时低弹性颗粒发生变形。因此，可以获得这样的半导体器件：其中施加到焊块的应力可被吸收，并且可以保持低成本，而不会减小焊块的强度、增大电阻或使半导体封装件更厚。
附图说明
图1是示出了根据本发明的实施例1的半导体器件的截面图；
图2是示出了根据本发明的实施例3的半导体器件的截面图；
图3是示出了根据本发明的实施例5的半导体器件的截面图；
图4是示出了不具有脱离防止层的半导体器件的部分放大的截面图；
图5是示出了根据本实施例的半导体器件的部分放大的截面图；
图6是示出了根据本发明的实施例7的半导体器件的截面图；
图7是示出了根据本发明的实施例8的半导体器件的截面图；
图8是示出了根据本发明的实施例10的线路板的截面图；
图9是示出了根据本发明的实施例12的线路板的截面图；
图10是示出了根据本发明的实施例13的线路板的截面图；
图11是示出了根据本发明的实施例14的线路板的截面图；
图12是示出了根据本发明的实施例15的线路板的截面图；
图13是示出了根据本发明的实施例16的半导体封装件的截面图；
图14是示出了根据本发明的实施例17的半导体封装件的截面图；
图15是示出了根据本发明的实施例18的半导体封装件的截面图；
图16是示出了根据本发明的实施例19的半导体封装件的截面图；
图17是示出了根据本发明的实施例20的半导体封装件的截面图；
图18是示出了根据本发明的实施例21的半导体封装件的截面图；
图19是示出了根据本发明的实施例22的半导体封装件的截面图；
图20是示出了根据本发明的实施例23的半导体封装件的截面图；
图21是示出了在专利文献1中公开的半导体封装件中的键合部分的截面图；
图22是示出了在专利文献2中公开的柔性键合材料的截面图；
图23是示出了在专利文献3中公开的电子组件的截面图；
图24是示出了在专利文献4中公开的导电块的截面图；
图25是示出了在专利文献5中公开的半导体器件的截面图；以及
图26是示出了在专利文献6中公开的半导体封装件的截面图。
标号说明
1、11、13、15、16：半导体器件
2：LSI芯片
2a：有效面
3：端子焊盘
4：钝化膜
4a：孔
5：复合阻挡金属层
6：金属基相
7：低弹性颗粒
12：粘接增强层
14：脱离防止层
17：复合阻挡金属层
18、20：低弹性颗粒贫乏层
19：低弹性颗粒富含层
21、26、27、28、29：线路板
22：线路板主体
22a：安装表面
23：端子焊盘
24：阻焊剂
24a：孔
31、36、38、39、40、41、42、43：半导体封装件
32：线路板
33：阻挡金属层
34：焊块
37：金属间化合物层
44：核心球
45：焊料层
46：焊球
47：焊膏
101：条带
102：金属焊盘
103：线路板
104：金属焊盘
105：焊球
106：球体
107：粘接金属壳
108：焊料金属壳
109：焊膏
110：树脂球
111：焊料
112：耐热树脂粉末
113：柔性键合材料
121：电子组件
122：子基板
123：电极
124：块
125：倒装芯片
126：带
127：通孔
128：导电树脂层
129：金属镀层
130：焊块
131：电子组件
132：电极
133：焊块
134：橡胶状弹性树脂
135：导电填充物
141：半导体芯片
142：焊块
143：柱
144：应力减小材料
145：电极焊盘
146：密封树脂
151：Si晶片
152：绝缘层
153：树脂质突起
154：Al焊盘
155：导电层
156：柱
157：焊块
158：密封树脂层
159：沟槽
具体实施方式
下面将参考附图详细描述本发明的实施例。
(实施例1)
现在描述本发明的实施例1。图1是示出了根据本实施例的半导体器件的截面图。根据本实施例的半导体器件1具有作为半导体芯片的LSI(大规模集成电路)芯片2，如图1所示。LSI芯片2具有形成在硅芯片的表面上的LSI，并且例如由铝(Al)组成的端子焊盘3被形成在芯片2的有效面2a上。钝化膜4提供在LSI芯片2的有效面2a上，并且孔4a形成在直接位于端子焊盘3上方的钝化膜4的区域中。
复合阻挡金属层5提供在端子焊盘3的上方，即孔4a中。在该复合阻挡金属层5中，例如由硅树脂组成的低弹性颗粒7分散在例如由NiP组成的金属基相6中。低弹性颗粒7例如具有球形。低弹性颗粒7的弹性模量小于金属基相6的弹性模量。复合阻挡金属层5的厚度可以例如为1到10μm，尤其为3μm。低弹性颗粒7的直径可以例如为0.01到5μm，并且小于复合阻挡金属层5的厚度，或者例如为1μm。低弹性颗粒7的直径优选地是复合阻挡金属层5的厚度的某一分数。
下面描述了这样配置的根据本实施例的半导体器件的操作。根据本实施例的半导体器件1具有放置在复合阻挡金属层5上的焊块(未示出)，并且经由该焊块被安装在线路板(未示出)上，以形成半导体封装件。具体而言，线路板被置于LSI芯片2的面向有效面2a的一侧上。LSI芯片2的端子焊盘3经由复合阻挡金属层5和焊块连接到线路板的端子焊盘。
当半导体封装件经历热循环处理时，LSI芯片2和线路板之间的热膨胀系数的差异产生了LSI芯片2和线路板之间的热应力。此时，复合阻挡金属层5中的低弹性颗粒7产生变形，从而在整个复合阻挡金属层5中产生变形，热应力被吸收。
下面将描述本实施例的效果。当在根据本实施例的半导体器件1中，热应力被施加在安装有半导体器件1的线路板中时，复合阻挡金属层5的变形和层中热应力的吸收可以防止焊块被破坏。复合阻挡金属层5的存在可以防止在焊块熔化时焊料扩散到端子焊盘3和扩散到LSI芯片2中。由于复合阻挡金属层5的金属基相6是以具有低电阻率的NiP形成的，因此提供复合阻挡金属层5可以防止端子焊盘3和焊块之间的电阻增大。此外，在本实施例中，可以减小所施加的应力，而不减小焊块的强度，这是因为由硅树脂组成的低弹性颗粒分散在比焊块强度大的阻挡金属层中。此外，根据本实施例，半导体器件不会增大厚度，这是因为提供了复合阻挡金属层代替传统的阻挡金属层。
在本实施例中，示出了复合阻挡金属层5的金属基相6是以NiP形成的示例，但是本发明并不仅限于该选项，基相也可以利用其他金属或合金形成。金属基相6的材料优选地具有高导电性，并且优选地是包含选自例如Ni、Cu、Fe、Co和Pd的一种或多种金属的金属或合金。除了防止焊料扩散到LSI芯片2中的功能外，复合阻挡金属层5还可以具有高导电性，这是利用传统的导电树脂和导电粘胶无法获得的。
在本实施例中，示出了硅树脂被用作低弹性颗粒7的材料的示例，但是本发明并不仅限于该选项，其他选项包括使用氟树脂、丙烯酸树脂、腈树脂、聚氨酯树脂等等；这些树脂的混合物；或者由多种形式的这些树脂组成的颗粒的混合物。另外，示出了低弹性颗粒7为球形的示例，但是本发明并不仅限于该选项，颗粒也可以为针状、扁平、立方形或其他非球形形状。球形对于低弹性颗粒7来说是最优选的形状，因为它们容易制造，并且具有响应于从任何方向施加的应力的高变形能力。低弹性颗粒7的尺寸，即，当低弹性颗粒7的形状为球形时的直径，或当形状为非球形时的主轴，优选地小于复合阻挡金属层5的尺寸。这是因为在低弹性颗粒7的尺寸小于复合阻挡金属层5的厚度时，低弹性颗粒7很容易结合到复合阻挡金属层5中。低弹性颗粒7的实际尺寸优选地约为0.01到5μm，因为过小的低弹性颗粒7难以制造。
为了获得应力减小的效果，复合阻挡金属层5中低弹性颗粒7的含量比例优选地保持较高，同时保持在电阻率不是太高的一个范围内。低弹性颗粒7优选地在整个金属基相6中均匀分散。这是因为当低弹性颗粒7呈岛状分散并且金属基相6采取海绵状结构时，复合阻挡金属层5更容易响应于外部力而发生变形。
此外，端子焊盘3的材料并不限于Al，并且也可以例如是铜(Cu)。LSI芯片2的基板并不限于Si，并且可以是其他半导体材料。
(实施例2)
下面将描述本发明的实施例2。本实施例是用于制造根据前述实施例1的半导体器件的方法实施例。首先，在硅晶片的表面上形成LSI(未示出)，并且在其有效面上形成由Al组成的端子焊盘3，如图1所示。接着，在硅晶片的有效面上形成钝化膜4。在直接位于端子焊盘3上方的钝化膜4中形成孔4a，并暴露端子焊盘3。应用锌酸盐处理，以用锌(Zn)覆盖端子焊盘3的表面。然后将硅晶片浸入在包含硅树脂并且向其添加了表面活性剂的无电NiP镀敷溶液中。从而在钝化膜4的孔4a中(即，在端子焊盘3上)建NiP层，但是此时硅树脂被结合到NiP层中，并且由NiP组成的金属基相6和由硅树脂组成的低弹性颗粒7共同沉淀并形成复合物。从而形成了复合阻挡金属层5。
此时，复合阻挡金属层5中低弹性颗粒7的含量比例可以通过调节无电NiP镀敷溶液中硅树脂的含量比例，通过调节沉淀速率，或者通过选择表面活性剂的类型来加以控制。复合阻挡金属层5的厚度可以通过调节镀敷处理时间、镀敷处理温度和其他这样的因素来任意控制。在本实施例中，复合阻挡金属层5的厚度可以例如为1到10μm，尤其为3μm。
接着，通过切割硅晶片来产生LSI芯片2。从而制造出了半导体器件1。
在本实施例中，复合阻挡金属层5可以通过前述方法来形成，而无需使用比在不使用低弹性颗粒的情况下形成传统阻挡金属的情形中更多的步骤。从而，可以以低成本和高生产率形成复合阻挡金属层5。
在端子焊盘3的材料是除了Al之外的金属，例如Cu等等的情况下，可以在执行Pd催化(代替锌酸盐处理)之后应用无电NiP镀敷。从而，通过单独改变无电NiP镀敷的预处理，可以在端子焊盘3由Cu组成并且焊盘由Al组成的情况下形成复合阻挡金属层。
复合阻挡金属层5的金属基相6的材料并不限于NiP，并且也可以是Cu、Pd、Co、Fe或其他金属或其合金。此外，复合阻挡金属层可以通过电镀而不是无电镀形成，电镀是通过在端子焊盘3上形成一薄层作为连续层，并通过光刻工艺选择一个区域进行镀敷来进行的。在复合阻挡金属层通过电镀形成的情况下，低弹性颗粒和金属基相也可以通过使低弹性颗粒分散在镀浴(plating bath)中而共同沉淀。在这种情况下，沉淀的金属基相的材料可以是任何金属或合金，只要该材料可以被电镀并且可以防止焊料扩散即可。
此外，通过无电Au镀敷，可以在复合阻挡金属层5的表面上形成厚度约为0.05到0.3μm的Au层。从而，可以防止复合阻挡金属层5的氧化，并且可以提高焊料的可湿性。
(实施例3)
下面将描述本发明的实施例3。图2是示出了根据本实施例的半导体器件的截面图。根据本实施例的半导体器件11与根据前述实施例1的半导体器件1(见图1)的不同之处在于：在端子焊盘3和复合阻挡金属层5之间提供有粘接增强层12，如图2所示。在其他方面，本实施例的配置与前述实施例1的配置相同。
粘接增强层12是以与端子焊盘3和复合阻挡金属层5两者都粘接良好的材料形成的。具体而言，粘接增强层12的材料取决于端子焊盘3的材料而有所不同，但是优选地是Ni、Cu、Fe、Co、Pd、Ti、Cr、W或其他这样的金属；或者主要由这些金属组成的合金或其他材料。为了提高与复合阻挡金属层5的粘接性，该材料也可以与形成复合阻挡金属层5的金属基相6的材料相同；即，该材料可以是NiP。如上所述，提供粘接增强层12是为了提高端子焊盘3和复合阻挡金属层5之间的粘接性，因此不需要特别厚。厚度可以例如是0.1μm或更大，尤其是0.5μm。
相比于实施例1，在本实施例中，提供粘接增强层12可以提高端子焊盘3和复合阻挡金属层5之间的粘接性。在正常应用中，简单地通过在端子焊盘3上形成复合阻挡金属层5，就确保了端子焊盘3和复合阻挡金属层5之间足够的粘接性。然而，在具有大芯片和大量热应力的器件的情况下，或者在该器件可能由于掉落而受到碰撞的情况下，通过提供粘接增强层12而提高键合可靠性，并进一步提高端子焊盘3和复合阻挡金属层5之间的粘接性是有效的。在其他方面，本实施例的效果与前述实施例1的效果相同。
(实施例4)
下面将描述本发明的实施例4。本实施例是用于制造根据前述实施例3的半导体器件的方法实施例。在本实施例中，粘接增强层12是通过以下步骤形成的：执行锌酸盐处理，然后将硅晶片浸入在不包含低弹性颗粒的无电NiP镀浴中，并形成厚度例如0.1μm以上(尤其为0.5μm)的NiP层，如图2所示。粘接增强层12的厚度可以根据镀敷时间、镀敷温度和其他这样的条件任意控制。然后，通过与前述实施例2相同的方法形成复合阻挡金属层5。在其他方面，本实施例的配置和效果与前述实施例2的配置和效果相同。
(实施例5)
下面将描述本发明的实施例5。图3是示出了根据本实施例的半导体器件的截面图。图4是示出了不具有脱离防止层的半导体器件的部分放大的截面图，图5是示出了根据本实施例的半导体器件的部分放大的截面图。根据本实施例的半导体器件13与根据前述实施例1的半导体器件1(见图1)的不同之处在于在复合阻挡金属层5的表面上提供有用于防止低弹性颗粒7的脱落的脱离防止层14，如图3所示。在其他方面，本实施例的配置与实施例1的配置相同。
脱离防止层14由不包含低弹性颗粒7的导电层组成，并且是由包含选自例如Ni、Cu、Fe、Co、Pd、Ti、Cr和W的一种或多种金属的金属或合金形成的。另外，例如，脱离防止层可以利用与复合阻挡金属层5的金属基相6相同的材料(即，NiP)形成。脱离防止层14优选地具有大于低弹性颗粒7的尺寸的厚度。在低弹性颗粒7的尺寸例如为2μm的情况下，脱离防止层14的厚度优选地为2μm。
下面描述了如上所述配置的本实施例的效果。在复合阻挡金属层5上未提供有脱离防止层14(见图3)的情况下，金属基相6并不完全嵌入，并且某些低弹性颗粒7暴露在复合阻挡金属层5的表面上，如图4所示。这些暴露的低弹性颗粒7有时在硅晶片的运输期间会脱落，并污染硅晶片的表面。为了克服这一问题，可以在复合阻挡金属层5上提供脱离防止层14，以在金属基相6和脱离防止层14的帮助下嵌入低弹性颗粒7，并防止低弹性颗粒7的脱落。
通过形成厚度大于低弹性颗粒7的尺寸的脱离防止层14，可以覆盖所有的低弹性颗粒7，并完全防止低弹性颗粒7的脱落。如果一半或更多的低弹性颗粒7被嵌入而不是被完全覆盖，则仍然可以获得一致的效果，因为颗粒不容易分离。例如，在低弹性颗粒7的直径为2μm或更大的情况下，脱离防止层14的厚度为1μm或更大。如果脱离防止层14比必要的厚度厚，则生产率下降；因此，实践中脱离防止层14的厚度优选地例如为约1到5μm。
此外，与传统的导电树脂、各向异性导电膜等不同的是，复合阻挡金属层5实质上具有极好的焊料键合属性，但是通过提供脱离防止层14可以进一步改善焊料键合属性。在其他方面，本实施例的效果与前述实施例1的效果相同。
(实施例6)
下面将描述本发明的实施例6。本实施例是用于制造根据前述实施例5的半导体器件的方法实施例。在本实施例中，在形成了复合阻挡金属层5之后，将硅晶片浸入在不包含低弹性颗粒的无电NiP镀浴中，并形成厚度例如为2μm的NiP层以形成由NiP组成的脱离防止层14，如图3所示。脱离防止层14的厚度可以根据镀敷时间、镀敷温度和其他这样的条件任意控制。在其他方面，本实施例的配置和效果与前述实施例2的配置和效果相同。
(实施例7)
下面将描述本发明的实施例7。图6是示出了根据本实施例的半导体器件的截面图。本实施例是实施例3和5的组合，如图6所示。具体而言，在根据本实施例的半导体器件15中，在端子焊盘3和复合阻挡金属层5之间提供有粘接增强层12，并且在复合阻挡金属层5上提供有脱离防止层14。在其他方面，本实施例的配置与前述实施例1的配置相同。用于制造根据本实施例的半导体器件15的方法组合了前述实施例4和6。具体而言，通过顺序地将硅晶片浸入在三种无电NiP镀浴中，顺序形成粘接增强层12、复合阻挡金属层5和脱离防止层14。
根据本实施例，通过提供粘接增强层12，可以提高端子焊盘3和复合阻挡金属层5之间的粘接性。通过提供脱离防止层14，还可以防止低弹性颗粒7的脱落。
(实施例8)
下面将描述本发明的实施例8。图7是示出了根据本实施例的半导体器件的截面图。根据本实施例的半导体器件16的配置类似于根据前述实施例7的半导体器件15的配置，但是不同之处在于在粘接增强层12和复合阻挡金属层5之间没有清晰界定的界面，并且在复合阻挡金属层5和脱离防止层14之间没有清晰界定的界面，如图7所示。具体而言，在本实施例中，提供了复合阻挡金属层17，而不是像在前述实施例7中那样提供了包括粘接增强层12、复合阻挡金属层5和脱离防止层14的层叠膜。该复合阻挡金属层17包括从端子焊盘3一侧向上按如下顺序层叠的低弹性颗粒贫乏层18、低弹性颗粒富含层19和低弹性颗粒贫乏层20。然而，在这些层之间没有清晰的边界。低弹性颗粒7的含量比例在低弹性颗粒贫乏层18中较低，从低弹性颗粒贫乏层18到低弹性颗粒富含层19逐渐增大，在低弹性颗粒富含层19中达到基本恒定的最大值，并从低弹性颗粒富含层19到低弹性颗粒贫乏层20逐渐减小，然后再次在低弹性颗粒贫乏层20中较低。具体而言，复合阻挡金属层17中低弹性颗粒7的含量比例沿复合阻挡金属层17的厚度方向连续变化，并且复合阻挡金属层17的底层(低弹性颗粒贫乏层18)和顶层(低弹性颗粒贫乏层20)中低弹性颗粒7的含量比例小于底层和顶层之间的中间层(低弹性颗粒富含层19)中低弹性颗粒7的含量比例。在其他方面，本实施例的配置与前述实施例1的配置相同。
在本实施例中，低弹性颗粒7的含量在整个复合阻挡金属层17中连续变化，并且在复合阻挡金属层17中没有清晰界面。因此，与前述实施例7中所描述的在粘接增强层12、复合阻挡金属层5和脱离防止层14之间形成有界面的情况相比，可以防止出现所施加的应力集中于界面处从而界面剥离的情形。从而可以进一步提高半导体器件中的键合可靠性。
(实施例9)
下面将描述本发明的实施例9。本实施例是用于制造根据前述实施例8的半导体器件的方法实施例。对端子焊盘3的表面进行锌酸盐处理，并且将硅晶片浸入在包含硅树脂并且向其添加了表面活性剂的无电镀NiP溶液中，如图7所示。此时在实施例7中，硅晶片被顺序浸入在三种无电镀NiP浴中，以顺序形成粘接增强层12、复合阻挡金属层5和脱离防止层14。然而，在本实施例中，将硅晶片浸入在单种无电NiP镀浴中，并且在复合阻挡金属层17的形成期间改变成膜条件，从而在该单种无电NiP镀浴中形成复合阻挡金属层17，使得低弹性颗粒贫乏层18、低弹性颗粒富含层19和低弹性颗粒贫乏层20按顺序层叠。
利用无电镀，复合阻挡金属层17中低弹性颗粒7的含量比例可以通过调节NiP镀敷溶液的温度、pH值和搅拌条件，以及其他这样的因素来改变。这是因为结合在金属基相6(NiP)中的低弹性颗粒7的量取决于NiP的沉淀速率，并且NiP的沉淀速率可以通过改变溶液的温度或pH值容易地加以控制。
在形成作为粘接增强层的低弹性颗粒贫乏层18(如图7所示)的阶段中，溶液温度被设为较低，例如约为80度，从而结合在膜中的低弹性颗粒7的量减小。接着，在形成低弹性颗粒富含层19的阶段中，溶液温度被增大到例如90度，并且提高沉积速率从而增大结合的低弹性颗粒7的量。接着，在形成作为脱离防止层的低弹性颗粒贫乏层20的阶段中，温度再次被降低到约80度以减小沉积速率。从而，可以形成其中低弹性颗粒7的含量比例连续变化的复合阻挡金属层17。前述的浴温度仅是一个示例，在实践中，条件必须每次都被设定，因为低弹性颗粒的含量比例的温度依赖关系根据电镀浴中低弹性颗粒的量和表面活性剂的类型而变化。
在本实施例中，示出了这样的示例：其中复合阻挡金属层17中低弹性颗粒7的含量比例按三个阶段变化，并且形成的膜对应于前述实施例7中所示的三层：粘接增强层12、复合阻挡金属层5和脱离防止层14，但是本发明并不仅限于该选项。另一选项是按两个阶段改变复合阻挡金属层17中低弹性颗粒7的含量比例，并且形成与两层相对应的膜，这两层或者可以是粘接增强层和复合阻挡金属层，或者可以是复合阻挡金属层和脱离防止层。用于形成这些膜的方法可以是与用于形成上述三层相同的方法。
(实施例10)
下面将描述本发明的实施例10。图8是示出了根据本实施例的线路板的截面图。在本实施例中，复合阻挡金属层形成在线路板上。在根据本实施例的线路板21中，提供了例如由树脂组成的线路板主体22，并且例如由Al组成的端子焊盘23形成在线路板主体22中安装有半导体器件的表面22a上，如图8所示。在线路板主体22的安装表面22a上提供有阻焊剂24，并且阻焊剂24中直接位于端子焊盘23上方的区域中形成有孔24a。复合阻挡金属层5提供在端子焊盘3上，即，孔24a中。复合阻挡金属层5的配置与前述实施例1中复合阻挡金属层5的配置相同。
下面描述了如上所述配置的根据本实施例的线路板的操作。在根据本实施例的线路板21中，在复合阻挡金属层5上安装焊块(未示出)，并且在焊块的帮助下安装半导体器件以形成半导体封装件。具体而言，半导体器件被置于线路板主体22面向安装表面22a的一侧上。线路板主体22的端子焊盘23利用复合阻挡金属层5和焊块键合到半导体器件的端子焊盘。
当半导体封装件经历热循环处理时，由于线路板21和半导体器件之间的热膨胀系数的差，在线路板21和半导体器件之间产生了热应力。此时，复合阻挡金属层5中的低弹性颗粒7发生变形，从而整个复合阻挡金属层5发生变形，并且热应力被吸收。
下面将描述本实施例的效果。在根据本实施例的线路板21中，当在线路板21和安装在线路板21上的半导体器件之间产生了热应力时，复合阻挡金属层5的变形和热应力吸收可以防止焊块被破坏。由于提供了复合阻挡金属层5，因此可以防止在焊块的熔化期间焊料扩散到端子焊盘3和线路板主体22中。由于复合阻挡金属层5的金属基相6是以具有低电阻率的NiP形成的，因此提供复合阻挡金属层5可以防止端子焊盘23和焊块之间的电阻增大。
(实施例11)
下面将描述本发明的实施例11。本实施例是用于制造根据前述实施例10的线路板的方法实施例。如图8所示，首先，提供例如由树脂组成的线路板主体22，形成必要的线路等等，并且在半导体器件的安装表面22a上形成由Al组成的端子焊盘23。接着，在线路板主体22的安装表面22a上形成阻焊剂24。在阻焊剂24直接位于端子焊盘23上方的区域中形成孔24a以暴露端子焊盘23。
接着，对端子焊盘23的表面进行锌酸盐处理，然后应用无电NiP镀敷以形成复合阻挡金属层5。用于形成复合阻挡金属层5的方法与前述实施例2中的方法相同。从而制造出了线路板主体22。
在本实施例中，复合阻挡金属层5可以利用上述方法来形成，而无需使用比在形成没有低弹性颗粒的传统阻挡金属层时更多的步骤。从而，可以以低成本和高生产率形成复合阻挡金属层5。
(实施例12)
下面将描述本发明的实施例12。图9是示出了根据本实施例的线路板的截面图。根据本实施例的线路板26与根据前述实施例10的线路板21(见图8)的不同之处在于在端子焊盘23和复合阻挡金属层5之间提供有粘接增强层12，如图9所示。粘接增强层12的配置与前述实施例3中的粘接增强层12(见图2)的配置相同。在其他方面，本实施例的配置与前述实施例10的配置相同。用于制造根据本实施例的线路板26的方法与前述实施例11中所示的用于制造线路板的方法加上前述实施例4中所示的用于形成粘接增强层12的方法相同。本实施例的效果与前述实施例10的效果加上前述实施例3的效果相同。
(实施例13)
下面将描述本发明的实施例13。图10是示出了根据本实施例的线路板的截面图。根据本实施例的线路板27与根据前述实施例10的线路板21(见图8)的不同之处在于在复合阻挡金属层5上提供有脱离防止层14。脱离防止层14的配置与前述实施例5中的脱离防止层14(见图3)的配置相同。在其他方面，本实施例的配置与前述实施例10的配置相同。用于制造根据本实施例的线路板27的方法与前述实施例11中所示的用于制造线路板的方法加上前述实施例6中所示的用于形成脱离防止层14的方法相同。本实施例的效果与前述实施例10的效果加上前述实施例5的效果相同。
(实施例14)
下面将描述本发明的实施例14。图11是示出了根据本实施例的线路板的截面图。如图11所示，根据本实施例的线路板28与根据前述实施例10的线路板21(见图8)的不同之处在于在端子焊盘23和复合阻挡金属层5之间提供有粘接增强层12，并且在复合阻挡金属层5上提供有脱离防止层14。粘接增强层12的配置与前述实施例3中的粘接增强层12(见图2)的配置相同，并且脱离防止层14的配置与前述实施例5中的脱离防止层14(见图3)的配置相同。在其他方面，本实施例的配置与前述实施例10的配置相同。用于制造根据本实施例的线路板28的方法与前述实施例11中所示的用于制造线路板的方法加上前述实施例4中所示的用于形成粘接增强层12的方法再加上前述实施例6中所示的用于形成脱离防止层14的方法相同。本实施例的效果与前述实施例10的效果加上前述实施例3和5的效果相同。
(实施例15)
下面将描述本发明的实施例15。图12是示出了根据本实施例的线路板的截面图。如图12所示，根据本实施例的线路板29与根据前述实施例14的线路板28(见图11)的不同之处在于提供了复合阻挡金属层17，代替由粘接增强层12、复合阻挡金属层5和脱离防止层14组成的层叠膜。复合阻挡金属层17的配置与前述实施例8中的复合阻挡金属层17(见图7)的配置相同。在其他方面，本实施例的配置与前述实施例10的配置相同。除了代替形成由粘接增强层12、复合阻挡金属层5和脱离防止层14组成的层叠膜，利用前述实施例9中所示的方法形成了复合阻挡金属层17之外，用于制造根据本实施例的线路板29的方法与前述实施例11中所示的用于制造线路板的方法相同。本实施例的效果与前述实施例10的效果加上前述实施例8的效果相同。
(实施例16)
下面将描述本发明的实施例16。图13是示出了根据本实施例的半导体封装件的截面图。半导体封装件31具有根据前述实施例1的半导体器件1，并且半导体器件1安装在线路板32上，如图13所示。半导体器件1的配置如实施例1中所述。
线路板32是传统线路板。具体而言，线路板32具有例如由树脂组成的线路板主体22；并且例如由Al组成的端子焊盘23形成在其表面上。在线路板主体22的安装表面22a上提供有阻焊剂24，并且在阻焊剂24中直接位于端子焊盘23上方的区域中形成有孔24a。另外，例如由NiP组成的阻挡金属层33提供在孔24a中，即，端子焊盘23上。
在线路板32上的阻挡金属层33上方提供有焊块34，并且阻挡金属层33经由焊块34键合到半导体器件1的复合阻挡金属层5。焊块34例如是由低共熔SnPb形成的，但是焊块也可以利用高温SnP形成，或利用无铅焊料形成，例如基于SnAg的焊料、基于SnZn的焊料、基于SnAgCu的焊料、基于SnCu的焊料等等。
用于制造半导体器件1的方法与根据实施例2的制造方法相同。线路板32的阻挡金属层33和半导体器件1的复合阻挡金属层5可以在焊块34的帮助下利用传统的焊料键合工艺相连。本实施例的动作和效果与前述实施例1的相同。
(实施例17)
下面将描述本发明的实施例17。图14是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件36与根据前述实施例16的半导体封装件31的不同之处在于在复合阻挡金属层5的表面上形成有金属间化合物层(intermetallic compound layer)37，并且该金属间化合物层37也包含低弹性颗粒7，如图14所示。通过使形成复合阻挡金属层5的金属基相6的NiP与形成焊块34的焊料合金化而形成金属间化合物层37。
当复合阻挡金属层5上的焊块34熔化时，在复合阻挡金属层5的金属基相6和焊块34的焊料之间发生合金反应，并且形成金属间化合物层37，从而裂缝趋向于在金属间化合物层37中形成，并且在封装件由于掉落等而受到碰撞时，导致线路断裂发生。然而，当低弹性颗粒7分散在整个金属间化合物层37中时，可以防止在碰撞期间裂缝突然通过金属间化合物层37延伸，可以防止线路断裂，并且可以使半导体封装件更可靠。
其结果在低弹性颗粒7是由具有极好碰撞吸收能力的硅树脂形成的情况下最为明显，但是在低弹性颗粒7由氟树脂、丙烯酸树脂、腈树脂、聚氨酯树脂或其他这样的树脂形成的情况下仍然可以获得该结果。
用于制造根据本实施例的半导体封装件36的方法是前述实施例16中所描述的方法。在该方法中，为了使金属间化合物层37包含更大量的低弹性颗粒7，可以使低弹性颗粒7更大，以便即使在结合在金属间化合物层37中的低弹性颗粒7的数目相同时，也可以增大结合在金属间化合物层37中的低弹性颗粒7的体积比。或者，可以升高无电NiP镀浴中的低弹性颗粒7的含量比例，以增大结合在金属间化合物层37中的低弹性颗粒7的数目。该结果也可以通过省略脱离防止层14和减小厚度而获得。
(实施例18)
下面将描述本发明的实施例18。图15是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件38与根据前述实施例16的半导体封装件31的不同之处在于使用了根据前述实施例3的半导体器件11(见图2)；即，在端子焊盘3和复合阻挡金属层5之间提供有粘接增强层12的半导体器件，如图15所示。在其他方面，本实施例的配置与前述实施例16的配置相同。根据本实施例的半导体封装件38可以通过前述实施例16的制造方法加上前述实施例4中的用于形成粘接增强层12的步骤来制造。本实施例的效果与前述实施例3的效果相同。
(实施例19)
下面将描述本发明的实施例19。图16是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件39与根据前述实施例16的半导体封装件31的不同之处在于使用了根据前述实施例5的半导体器件13(见图3)；即，在复合阻挡金属层5上方提供有脱离防止层14的半导体器件，如图16所示。在其他方面，本实施例的配置与前述实施例16的配置相同。根据本实施例的半导体封装件39可以通过前述实施例16的制造方法加上前述实施例6中的用于形成脱离防止层14的步骤来制造。本实施例的效果与前述实施例5的效果相同。
(实施例20)
下面将描述本发明的实施例20。图17是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件40与根据前述实施例16的半导体封装件31的不同之处在于使用了根据前述实施例7的半导体器件15(见图6)；即，在端子焊盘3和复合阻挡金属层5之间提供有粘接增强层12并且在复合阻挡金属层5上方提供有脱离防止层14的半导体器件，如图17所示。在其他方面，本实施例的配置与前述实施例16的配置相同。根据本实施例的半导体封装件40可以通过前述实施例16的制造方法加上前述实施例4中的用于形成粘接增强层12的步骤再加上前述实施例6中的用于形成脱离防止层14的步骤来制造。本实施例的效果与前述实施例7的效果相同。
(实施例21)
下面将描述本发明的实施例21。图18是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件41与根据前述实施例16的半导体封装件31的不同之处在于使用了根据前述实施例8的半导体器件16(见图7)；即，粘接增强层12、复合阻挡金属层5或脱离防止层14被复合阻挡金属层17替代的半导体器件，如图18所示，在复合阻挡金属层17中，低弹性颗粒7的含量比例沿膜厚度方向连续变化。在其他方面，本实施例的配置与前述实施例16的配置相同。根据本实施例的半导体封装件41可以通过前述实施例16的制造方法来制造，其中执行前述实施例9中的用于形成复合阻挡金属层17的步骤，来代替用于形成粘接阻挡层12、复合阻挡金属层5和脱离防止层14的步骤。本实施例的效果与前述实施例8的效果相同。
(实施例22)
下面将描述本发明的实施例22。图19是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件42与根据前述实施例16的半导体封装件31的不同之处在于使用了根据前述实施例7的半导体器件15(见图6)；即，在端子焊盘3和复合阻挡金属层5之间提供有粘接增强层12并且在复合阻挡金属层5上方提供有脱离防止层14的半导体器件。半导体封装件42的不同之处还在于使用了根据前述实施例14的线路板28(见图11)；即，在端子焊盘23和复合阻挡金属层5之间提供有粘接增强层12并且在复合阻挡金属层5上方提供有脱离防止层14的线路板。在其他方面，本实施例的配置与前述实施例16的配置相同。
在本发明的半导体封装件中，通过在经由焊块34键合的半导体器件和/或线路板的端子焊盘上方提供复合阻挡金属层5，获得了减小应力的效果，但是如在本实施例中那样在半导体器件和线路板两者的端子焊盘上方都提供复合阻挡金属层5，产生了减小应力和吸收碰撞的更好效果。
根据本发明的半导体封装件并不限于前述实施例16至21中所示的半导体封装件，并且也可以是根据前述实施例1、5、7和8的半导体器件以及根据前述实施例10和12至15的线路板的任意组合。传统的半导体器件也可以安装在根据前述实施例10和12至15的线路板中的任何一个上。此外，可以使用半导体器件或线路板彼此键合的组合。
(实施例23)
下面将描述本发明的实施例23。图20是示出了根据本实施例的半导体封装件的截面图。根据本实施例的半导体封装件43与根据前述实施例22的半导体封装件42的不同之处在于焊块34具有焊球46，其中焊料层45覆盖了树脂质核心球44的表面，并且低弹性颗粒7分散在形成焊块34的焊膏47中，如图20所示。在其他方面，本实施例的配置与前述实施例22的配置相同。
在本实施例中，提供具有树脂质核心球44和低弹性颗粒7的焊块34引起了焊块34强度的减小，但是在复合阻挡金属层5内部的低弹性颗粒7以及焊块34内部的核心球44和低弹性颗粒7中引起变形，从而伴随着热应力或由于掉落等引起的碰撞的位移可以更有效地被吸收。因此，通过将本实施例应用于焊块34相对较大并且焊块34的强度可以确保具有某一程度的情况，甚至可以进一步提高半导体封装件的键合可靠性。
(实施例24)
下面将描述本发明的实施例24。根据本实施例的电子装置包括根据前述实施例1、3、5、7或8的半导体器件中的任何一个；根据前述实施例10或12至15的线路板中的任何一个；以及根据前述实施例16至23的半导体封装件中的任何一个。根据本实施例的电子装置可以例如是便携式电话、笔记本计算机、桌面个人计算机、液晶设备、插件(interposer)或模块。根据本实施例，可以获得具有减小热应力和在掉落时吸收碰撞的极好能力的高度可靠的电子装置。
工业实用性
本发明可以适当地应用于便携式电话、笔记本计算机、桌面个人计算机、液晶设备、插件、模块或其他这样的电子装置。尤其是，本发明可以适当地应用于具有高掉落概率的便携式电子装置。

Claims (31)

1.一种包括半导体芯片的半导体器件，所述半导体芯片在表面上具有端子焊盘，在所述端子焊盘上方提供有阻挡金属层；其中，所述阻挡金属层具有由导电材料组成的基相和多个低弹性颗粒，所述多个低弹性颗粒分散在所述基相中，并且具有比所述基相的弹性模量低的弹性模量。
2.根据权利要求1所述的半导体器件，还包括由导电材料组成的并且提供在所述端子焊盘和所述阻挡金属层之间的粘接增强层。
3.根据权利要求2所述的半导体器件，其中，所述粘接增强层是由与形成所述基相的导电材料相同的导电材料形成的。
4.根据权利要求1所述的半导体器件，还包括由导电材料组成的并且提供在所述阻挡金属层上方的脱离防止层。
5.根据权利要求4所述的半导体器件，其中，所述脱离防止层是由与形成所述基相的导电材料相同的导电材料形成的。
6.根据权利要求1所述的半导体器件，其中
所述阻挡金属层中低弹性颗粒的含量比例沿所述阻挡金属层的膜厚度方向连续变化；并且
所述阻挡金属层的底层和顶层中低弹性颗粒的含量比例小于所述底层和顶层之间的中间部分中低弹性颗粒的含量比例。
7.根据权利要求1至6中的任何一个所述的半导体器件，其中，形成所述基相的导电材料是包含选自由Ni、Cu、Fe、Co和Pd组成的组中的一种或多种金属的金属或合金。
8.根据权利要求7所述的半导体器件，其中，形成所述基相的导电材料是NiP。
9.根据权利要求1至8中的任何一个所述的半导体器件，其中，所述低弹性颗粒是由选自由硅树脂、氟树脂、丙烯酸树脂、腈树脂和聚氨酯树脂组成的组中的一种、两种或更多种树脂形成的。
10.一种包括线路板主体的线路板，所述线路板主体在表面上具有端子焊盘，在所述端子焊盘上方提供有阻挡金属层；其中，所述阻挡金属层具有由导电材料组成的基相和多个低弹性颗粒，所述多个低弹性颗粒分散在所述基相中并且由具有比所述基相的弹性模量低的弹性模量的材料组成。
11.根据权利要求10所述的线路板，还包括由导电材料组成的并且提供在所述端子焊盘和所述阻挡金属层之间的粘接增强层。
12.根据权利要求11所述的线路板，其中，所述粘接增强层是由与形成所述基相的导电材料相同的导电材料形成的。
13.根据权利要求10所述的线路板，还包括由导电材料组成的并且提供在所述阻挡金属层上方的脱离防止层。
14.根据权利要求13所述的线路板，其中，所述脱离防止层是由与形成所述基相的导电材料相同的导电材料形成的。
15.根据权利要求10所述的线路板，其中
所述阻挡金属层中低弹性颗粒的含量比例沿所述阻挡金属层的膜厚度方向连续变化；并且
所述阻挡金属层的底层和顶层中低弹性颗粒的含量比例小于所述底层和顶层之间的中间部分中低弹性颗粒的含量比例。
16.根据权利要求10至15中的任何一个所述的线路板，其中，形成所述基相的导电材料是包含选自由Ni、Cu、Fe、Co和Pd组成的组中的一种或多种金属的金属或合金。
17.根据权利要求16所述的线路板，其中，形成所述基相的导电材料是NiP。
18.根据权利要求10至17中的任何一个所述的线路板，其中，所述低弹性颗粒是由选自由硅树脂、氟树脂、丙烯酸树脂、腈树脂和聚氨酯树脂组成的组中的一种、两种或更多种树脂形成的。
19.一种半导体封装件，包括：
线路板；
安装在所述线路板上的半导体器件；和
用于将所述半导体器件的端子焊盘键合到所述线路板的端子焊盘的焊块；
其中，所述半导体器件是根据权利要求1至9中的任何一个所述的半导体器件。
20.一种半导体封装件，包括：
线路板；
安装在所述线路板上的半导体器件；和
用于将所述半导体器件的端子焊盘键合到所述线路板的端子焊盘的焊块；
其中，所述线路板是根据权利要求10至18中的任何一个所述的线路板。
21.一种半导体封装件，包括：
线路板；
安装在所述线路板上的半导体器件；和
用于将所述半导体器件的端子焊盘键合到所述线路板的端子焊盘的焊块；
其中
所述半导体器件是根据权利要求1至9中的任何一个所述的半导体器件；并且
所述线路板是根据权利要求10至18中的任何一个所述的线路板。
22.根据权利要求19至21中的任何一个所述的半导体封装件，其中
在所述阻挡金属层和所述焊块之间形成有金属间化合物层，所述金属间化合物层是通过使构成所述基相的导电材料和构成所述焊块的焊料合金化而形成的；并且
所述低弹性颗粒也分散在所述金属间化合物层中。
23.根据权利要求19至22中的任何一个所述的半导体封装件，还包括置于所述焊块中的树脂构件。
24.一种电子装置，包括根据权利要求19至23中的任何一个所述的半导体封装件。
25.根据权利要求24所述的电子装置，其特征在于所述电子装置是便携式电话、笔记本计算机、桌面个人计算机、液晶设备、插件或模块。
26.一种用于制造半导体器件的方法，包括以下步骤：
通过用包含低弹性颗粒的镀敷溶液对半导体晶片的表面上的端子焊盘进行镀敷，在所述端子焊盘上形成阻挡金属层，其中，由具有比由导电材料组成的基相的弹性模量低的弹性模量的材料组成的多个低弹性颗粒分散在所述基相中；以及
通过切割将所述半导体晶片划分为多个半导体芯片。
27.根据权利要求26所述的用于制造半导体器件的方法，其中，在用于形成阻挡金属层的步骤中，所述半导体晶片被浸入单种镀浴中，并且在所述阻挡金属层的堆积期间，所述镀浴的温度、pH值或搅拌条件被改变，从而所述阻挡金属层中低弹性颗粒的含量比例沿所述阻挡金属层的膜厚度方向连续变化，并且所述阻挡金属层的底层和顶层中低弹性颗粒的含量比例被减小为小于所述底层和顶层之间的中间部分中低弹性颗粒的含量比例。
28.根据权利要求27所述的用于制造半导体器件的方法，其中，用于形成阻挡金属层的步骤具有以下步骤：用于将所述镀浴的温度设为第一温度并堆积阻挡金属层的步骤、用于将所述镀浴的温度从所述第一温度改变到比所述第一温度高的第二温度并堆积阻挡金属层的步骤、以及用于将所述镀浴的温度从所述第二温度改变到比所述第二温度低的第三温度并堆积阻挡金属层的步骤。
29.一种用于制造线路板的方法，包括用于通过用包含低弹性颗粒的镀敷溶液对线路板主体的表面上的端子焊盘进行镀敷以在所述端子焊盘上形成阻挡金属层的步骤，其中，由具有比由导电材料组成的基相的弹性模量低的弹性模量的材料组成的多个低弹性颗粒分散在所述基相中。
30.根据权利要求29所述的用于制造线路板的方法，其中，在用于形成阻挡金属层的步骤中，所述线路板主体被浸入单种镀浴中，并且在所述阻挡金属层的堆积期间，所述镀浴的温度、pH值或搅拌条件被改变，从而所述阻挡金属层中低弹性颗粒的含量比例沿所述阻挡金属层的膜厚度方向连续变化，并且所述阻挡金属层的底层和顶层中低弹性颗粒的含量比例被减小为小于所述底层和顶层之间的中间部分中低弹性颗粒的含量比例。
31.根据权利要求30所述的用于制造线路板的方法，其中，用于形成阻挡金属层的步骤具有以下步骤：用于将所述镀浴的温度设为第一温度并堆积阻挡金属层的步骤、用于将所述镀浴的温度从所述第一温度改变到比所述第一温度高的第二温度并堆积阻挡金属层的步骤、以及用于将所述镀浴的温度从所述第二温度改变到比所述第二温度低的第三温度并堆积阻挡金属层的步骤。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103597917A (zh) * 2011-02-15 2014-02-19 布罗斯汽车零件维尔茨堡两合公司 温度控制元件及贴附电子元件到所述温度控制元件的方法
CN106876354A (zh) * 2015-12-10 2017-06-20 南茂科技股份有限公司 凸块结构与其制作方法
CN108428536A (zh) * 2017-02-13 2018-08-21 三星电机株式会社 共模滤波器
CN109830485A (zh) * 2019-02-27 2019-05-31 武汉天马微电子有限公司 一种显示面板、其制备方法及显示装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005044510B4 (de) * 2005-09-16 2011-03-17 Infineon Technologies Ag Halbleiterbauteil mit Vorderseitenmetallisierung sowie Verfahren zu dessen Herstellung und Leistungsdiode
US7964963B2 (en) 2006-10-05 2011-06-21 Nec Corporation Semiconductor package and method for manufacturing semiconductor package
GB2444775B (en) 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US8581403B2 (en) 2008-01-30 2013-11-12 Nec Corporation Electronic component mounting structure, electronic component mounting method, and electronic component mounting board
KR101009067B1 (ko) * 2008-10-20 2011-01-18 삼성전기주식회사 솔더 범프를 갖는 반도체 패키지 및 그 제조방법
DE102009022660B3 (de) * 2009-05-26 2010-09-16 Semikron Elektronik Gmbh & Co. Kg Befestigung eines Bauelements an einem Substrat und/oder eines Anschlusselementes an dem Bauelement und/oder an dem Substrat durch Drucksinterung
US8561626B2 (en) 2010-04-20 2013-10-22 Masco Corporation Of Indiana Capacitive sensing system and method for operating a faucet
US9620469B2 (en) 2013-11-18 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming post-passivation interconnect structure
US20130043573A1 (en) * 2011-08-15 2013-02-21 Advanced Analogic Technologies (Hong Kong) Limited Solder Bump Bonding In Semiconductor Package Using Solder Balls Having High-Temperature Cores
TWI484610B (zh) * 2012-07-09 2015-05-11 矽品精密工業股份有限公司 半導體結構之製法與導電凸塊
CN107644930B (zh) * 2016-07-20 2019-12-27 深圳市瑞丰光电子股份有限公司 Led支架及具有其的led器件、led灯具
CN109788643A (zh) * 2017-11-10 2019-05-21 泰连公司 铝基可焊接的触头
US10790362B2 (en) * 2017-11-30 2020-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
WO2019125404A1 (en) * 2017-12-19 2019-06-27 Intel Corporation Barrier materials between bumps and pads
JP7197933B2 (ja) * 2021-05-27 2022-12-28 石原ケミカル株式会社 アンダーバリアメタルとソルダー層とを含む構造体

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
US3718962A (en) * 1970-09-28 1973-03-06 Gen Electric High temperature metallic diffusion coating
US4182781A (en) * 1977-09-21 1980-01-08 Texas Instruments Incorporated Low cost method for forming elevated metal bumps on integrated circuit bodies employing an aluminum/palladium metallization base for electroless plating
EP0308971B1 (en) * 1987-09-24 1993-11-24 Kabushiki Kaisha Toshiba Bump and method of manufacturing the same
US4897669A (en) * 1988-10-14 1990-01-30 Fuji Xerox Co., Ltd. Thermal transfer recording media
DE68912932T2 (de) * 1989-05-12 1994-08-11 Ibm Deutschland Glas-Keramik-Gegenstand und Verfahren zu dessen Herstellung.
US5158657A (en) * 1990-03-22 1992-10-27 Canon Kabushiki Kaisha Circuit substrate and process for its production
JP2959215B2 (ja) * 1991-08-08 1999-10-06 松下電器産業株式会社 電子部品およびその実装方法
JP2730357B2 (ja) * 1991-11-18 1998-03-25 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
KR100398714B1 (ko) * 1994-09-20 2003-11-14 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치및그의실장구조체
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5925930A (en) * 1996-05-21 1999-07-20 Micron Technology, Inc. IC contacts with palladium layer and flexible conductive epoxy bumps
JPH10173006A (ja) * 1996-12-09 1998-06-26 Hitachi Ltd 半導体装置および半導体装置の製造方法
US6372624B1 (en) * 1997-08-04 2002-04-16 Micron Technology, Inc. Method for fabricating solder bumps by wave soldering
JP3976915B2 (ja) * 1998-02-09 2007-09-19 シャープ株式会社 二次元画像検出器およびその製造方法
JP3539195B2 (ja) * 1998-03-25 2004-07-07 株式会社村田製作所 導電ペーストおよびそれを用いたセラミック基板の製造方法
KR100352865B1 (ko) * 1998-04-07 2002-09-16 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 그 제조방법
JP3204451B2 (ja) * 1999-01-26 2001-09-04 インターナショナル・ビジネス・マシーンズ・コーポレーション 接合材料及びバンプ
JP3505433B2 (ja) * 1999-05-21 2004-03-08 三洋電機株式会社 半導体装置
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6710446B2 (en) * 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
JP2001319992A (ja) * 2000-02-28 2001-11-16 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
US6426282B1 (en) * 2000-05-04 2002-07-30 Applied Materials, Inc. Method of forming solder bumps on a semiconductor wafer
TWI230104B (en) * 2000-06-12 2005-04-01 Hitachi Ltd Electronic device
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
US6433427B1 (en) * 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
JP3400440B2 (ja) * 2001-09-18 2003-04-28 沖電気工業株式会社 半導体装置及びその製造方法
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
JP2003338516A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20040099961A1 (en) * 2002-11-25 2004-05-27 Chih-Liang Chu Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same
US7060619B2 (en) * 2003-03-04 2006-06-13 Infineon Technologies Ag Reduction of the shear stress in copper via's in organic interlayer dielectric material
JP2005116931A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 電気的接合用端子及びその製造方法、半導体装置及びその実装方法
TWI239574B (en) * 2004-03-18 2005-09-11 Ind Tech Res Inst The method of conductive particles dispersing
JP4050732B2 (ja) * 2004-08-30 2008-02-20 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103597917A (zh) * 2011-02-15 2014-02-19 布罗斯汽车零件维尔茨堡两合公司 温度控制元件及贴附电子元件到所述温度控制元件的方法
CN106876354A (zh) * 2015-12-10 2017-06-20 南茂科技股份有限公司 凸块结构与其制作方法
CN108428536A (zh) * 2017-02-13 2018-08-21 三星电机株式会社 共模滤波器
CN108428536B (zh) * 2017-02-13 2021-05-11 三星电机株式会社 共模滤波器
CN109830485A (zh) * 2019-02-27 2019-05-31 武汉天马微电子有限公司 一种显示面板、其制备方法及显示装置

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