CN105655265A - 不着检出测试方法及其所用的基板 - Google Patents

Abstract

一种不着检出测试方法及其所用的基板，该封装用基板，包括：具有封装区与检测区的基板本体、设于该检测区上且由多条导电迹线所构成的不着检出部、以及自该封装区延伸至该检测区以连接该不着检出部的互连线路。藉由多条导电迹线构成一不着检出部，使该不着检出部的位置可不受限制，因而提升线路布局设计的弹性。

Description

不着检出测试方法及其所用的基板

技术领域

本发明有关一种封装制程的检测，尤指一种不着检出(Non-Sticking)测试方法及其所用的基板。

背景技术

随着电子产品朝向多功能、行动化的趋势，半导体封装技术已发展至高密度的晶片尺寸封装制程(ChipScalePackage，简称CSP)。在此封装技术的发展过程中，球栅阵列式封装已成为目前最主要的封装方式，而具有多晶片模组(Multi-ChipModule，简称MCM)的球栅阵列式封装更是重要。而在封装过程期间，通常会进行所谓的不着检出(Non-Sticking)测试，以得知此晶片与基板的电性连接是否良好。

图1A为现有多晶片封装基板的上视示意图。如图1A所示，该封装基板1定义有至少一封装区11(虚线内)以及至少一检测区12(虚线外)。该封装区11设有多个晶片座111,112,113,114及多条互连线路111a,112a,113a,114a。该检测区12设有多个金属片121,122,123,124，且各该金属片121,122,123,124分别经由该些互连线路111a,112a,113a,114a电性连接各该晶片座111,112,113,114。

当将晶片(未图示)分别设置于晶片座111,112,113,114后，进行打线接合制程(或覆晶制程)，使各该晶片电性连接各该晶片座111,112,113,114周边的互连线路111a,112a,113a,114a。为得知晶片与封装基板1间的电性连接是否发生脱线或脱球的现象(也就是电性接合的良率)，所以需进行不着检出测试。

现有不着检出测试为分别对晶片通入电流，再经由对应的不着检出测试点(即金属片121,122,123,124)中可否分别测出电流，来间接判定于晶片与焊线(或焊球)间电性连接的优劣。

具体地，如图1B及图1C所示，对各晶片通入电流，藉由热压板10的弹片101以其接触杆1011依序接触各该金属片121,122,123,124而判断各该金属片121,122,123,124是否产生电流，以判定各晶片与封装基板1间电性接点的良率。

然而，现有不着检出测试方法中，各种电子产品的功能电路具有不同尺寸或不同布线设计的封装件，以致于该些金属片121,122,123,124的位置需随着不同的封装件而作改变，使得该些金属片121,122,123,124于该封装基板1上的位置受到限制，造成该封装基板1布局设计上的困扰。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种不着检出测试方法及其所用的基板，可提升线路布局设计的弹性。

本发明的封装用基板，包括：基板本体，其具有封装区与检测区；至少一不着检出部，其设于该检测区上，且该不着检出部由多条导电迹线所构成；以及至少一互连线路，其形成于该基板本体上且由该封装区延伸至该检测区以连接该不着检出部。

本发明还提供一种封装制程的不着检出测试方法，包括：设置至少一电子元件于前述的封装用基板的封装区上，且该电子元件电性连接该互连线路；以检测装置的接触部接触该些导电迹线；以及通电该电子元件，且该检测装置量测电流是否通过该些导电迹线，以判定该电子元件与该互连线路之间的电性连接是否良好。

前述的测试方法中，单一该接触部同时接触至少两条该导电迹线。

前述的测试方法中，该接触部为片体。

前述的测试方法及其所用的基板中，该检测区围绕该封装区。

前述的测试方法及其所用的基板中，该些导电迹线为彼此平行。

前述的测试方法及其所用的基板中，复包括多个金属片，其设于该检测区上，且该不着检出部位于两该金属片之间。例如，该些导电迹线接触该金属片。

由上可知，本发明不着检出测试方法及其所用的基板，藉由多条导电迹线构成一不着检出部，使该基板本体上的不着检出部的位置可不受限制，所以能提升线路布局设计的弹性，且能提升检测的准确性。

附图说明

图1A为现有多晶片封装基板的上视示意图；

图1B为现有不着检出测试方法的示意图；

图1C为图1B的局部上视示意图；

图2为本发明封装用基板的上视示意图；

图3A为本发明不着检出测试方法的立体示意图；以及

图3B为图3A的局部侧视图。

符号说明

1封装基板

10,3热压板

101,30弹片

1011接触杆

11封装区

111,112,113,114晶片座

111a,112a,113a,114a互连线路

12检测区

121,122,123,124金属片

2基板

20基板本体

200,200’焊垫

201封装区

2011置晶处

202检测区

21互连线路

22,22’不着检出部

220导电迹线

23金属片

300接触部

4,4’电子元件。

具体实施方式

以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等的用语，亦仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

如图2所示，本发明封装用基板2包括一基板本体20、多条互连线路21,21’、多个不着检出部22,22’、以及多个金属片23。

所述的基板本体20具有一封装区201(图中虚线”---“内)及一检测区202(图中虚线”---“外)，且该检测区202围绕该封装区201。

所述的互连线路21,21’形成于该基板本体20上且自该封装区201延伸至该检测区202以连接该不着检出部22,22’。

所述的不着检出部22,22’设于该检测区202上，且单一该不着检出部22由多条导电迹线220所构成，如图所示的三条。

所述的金属片23设于该检测区202上，且该不着检出部22,22’位于两金属片23之间。于不同实施例中，该些导电迹线220可接触该金属片23、或者该不着检出部22’不接触该金属片23。

于本实施例中，该基板2可为球栅阵列式封装基板，但不以此为限，且该封装区201可包含多个置晶处2011(图中虚线”－-－“所划分)，该些置晶处2011以阵列方式排列，又该基板本体20上形成有各种功能电路，如焊垫200,200’。

此外，该些互连线路21,21’布设于该置晶处2011以电性连接该焊垫200,200’，且该互连线路21可独立连接该不着检出部22；或者，多条互连线路21,21’可共同接地连接该不着检出部22’。

又，该些导电迹线220为彼此平行地设于该检测区202。

另外，该金属片23位于封装制程的浇注口(moldgate)的位置。

因此，藉由该些导电迹线220构成该不着检出部22,22’，使该不着检出部22,22’的位置可不受晶片位置的限制，所以该基板本体20上的布线可因应不同晶片封装需求而弹性设计。

于进行不着检出测试方法时，先设置一电子元件4于该封装区201的置晶处2011上，并以打线制程电性连接该电子元件4与该些焊垫200，藉以电性导通该电子元件4与该互连线路21；亦可设置多个电子元件4’于该置晶处2011上，并以覆晶制程电性连接该些电子元件4’与互连线路21。于本实施例中，所述的电子元件4,4’为如半导体晶片的主动元件或如电阻、电容及电感的被动元件。再者，该些焊垫200’的排设为单一晶片覆晶用；若用于多个晶片，则缩小该些焊垫200’的范围并分为四区域(各区域仍为九个焊垫200’)，即可用于图中四个晶片的覆晶。

接着，将一检测装置的热压板3设于该基板本体20上，且该热压板3上的弹片30的接触部300接触该些导电迹线220，如图3A及图3B所示(省略打线制程后的电子元件4)。于本实施例中，单一该接触部300同时接触至少两条该导电迹线220，且该接触部300为片体，所以藉由多条导电迹线220与该接触部300的设计，使该接触部300可接触多条导电迹线220而容易对位接触，以增进检测的准确性。

之后，该检测装置将电流导入该电子元件4后，该检测装置会量测电流是否通过该些导电迹线220，以直接判定该焊垫200与该互连线路21的电性连接是否良好，实际上，乃间接判断该电子元件4与该焊垫200间的电性连接是否良好，简言之，即判定该电子元件4与该互连线路21的电性连接是否良好。其中，当该不着检出部22导通电流，即表示该电子元件4与该焊垫200间没有如脱线(或脱球)等电性连接异常情形，反之，则表示有异常情形发生。

综上所述，本发明不着检出测试方法及其所用的基板，主要藉由多条导电迹线构成一不着检出部，使该基板本体上的不着检出部的位置可不受限制，所以能提升线路布局设计的弹性，且能提升检测的准确性。

上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (12)

1.一种封装用基板，包括：

基板本体，其定义有封装区与检测区；

至少一不着检出部，其设于该检测区上，且该不着检出部由多条导电迹线所构成；以及

至少一互连线路，其形成于该基板本体上且由该封装区延伸至该检测区以连接该不着检出部。

2.如权利要求1所述的封装用基板，其特征为，该检测区围绕该封装区。

3.如权利要求1所述的封装用基板，其特征为，该些导电迹线为彼此平行。

4.如权利要求1所述的封装用基板，其特征为，该基板还包括多个金属片，其设于该检测区上，且该不着检出部位于两该金属片之间。

5.如权利要求4所述的封装用基板，其特征为，该些导电迹线接触该金属片。

6.一种封装制程的不着检出测试方法，包括：

设置至少一电子元件于如权利要求1所述的封装用基板的封装区上，且该电子元件电性连接该互连线路；

以检测装置的接触部接触该些导电迹线；以及

通电该电子元件，并以该检测装置量测电流是否通过该些导电迹线，以判定该电子元件与该互连线路之间是否电性连接。

7.如权利要求6所述的不着检出测试方法，其特征为，该检测区围绕该封装区。

8.如权利要求6所述的不着检出测试方法，其特征为，该些导电迹线为彼此平行。

9.如权利要求6所述的不着检出测试方法，其特征为，该方法还包括多个金属片，其设于该检测区上，且该不着检出部位于两该金属片之间。

10.如权利要求9所述的不着检出测试方法，其特征为，该些导电迹线接触该金属片。

11.如权利要求6所述的不着检出测试方法，其特征为，单一该接触部同时接触至少两条该导电迹线。

12.如权利要求6所述的不着检出测试方法，其特征为，该接触部为片体。