JP2008514024A - 半導体デバイスの層間アライメントのアナログ測定 - Google Patents

Abstract

半導体デバイスの層の間のアライメントの監視に使用するためのパラメトリックテストデータを得る方法である。方法は、導電性ライン（１８，３８）に関連して堆積された、半導体デバイスの第１の層の材料の蛇行（１０，３０）を備える、テスト構造を使用する。コンタクトやビアなどの構成要素１６の複数の組（１６ａ，１６ｂ，１６ｅ，１６ｄ）が、蛇行（１０）に関連して、連続的に小さくなる距離をおいて設けられる。単一のアナログ測定を、蛇行（１０，３０）の第１の端部（Ａ）と、導電性ライン（１８，３８）との間で行って、それらの間の抵抗を決定することができ、第１の層と、半導体デバイスの構成要素との間の限界距離（またはそれに関連する許容可能なマージン）を、得ることができる。

Description

本発明は、概して、半導体デバイスの層間アライメントのアナログ測定に関し、特に、テスト構造に関して行われるアナログ測定による、半導体デバイスの層間の限界距離または許容可能マージンを決定する方法、およびこのような方法に用いられるテスト構造に関する。

発明の背景

一般的に、近年の集積回路は、半導体（例えばシリコン）ウエハ上に複数の層として製造される。集積回路ダイの製造中は、集積回路ダイ上で互いに電子デバイスを定義する連続する回路層を形成するために、リソグラフィプロセスが広く用いられている。製造プロセスの間は、種々のマスクを用いて、各層がパターニングされる。様々なデバイス層を定義するマスク間のアライメント不良により生じる、集積回路ダイの連続する層の間でのアライメント不良が、ほぼ全ての集積回路ダイにおいて、いくらかは存在する。しかし、集積回路ダイの動作が危険にさらされる前に、任意の所与の集積回路ダイに存在し得るアライメント不良の許容量が、存在する。

半導体製造において、リソグラフィ定義された層の間のオーバーレイは、現在および将来の技術ノードにおいて、横寸法が縮小化するため、より重要となっている。６５ｎｍ ＣＭＯＳ技術ノードにおいて、例えば、ポリ−コンタクト（ポリは、ゲート材料であるポリシリコン（poly-Silicon）の略語である）のオーバーレイは、歩留まりに対する最も重要なパラメータの１つとなっている。

図面の図１を参照すると、集積回路ダイの各層のアライメント不良によるポリ−コンタクト短絡に対して特に感受性のある、集積回路ダイ構成の一部分の概略断面図が提供されている。構造は、典型的には単結晶シリコンである、半導体基板１００を備え、この基板では、“シャロートレンチ分離”すなわちＳＴＩなどの、少なくとも１つの分離手段が形成され、例えばＣＭＯＳデバイス内のｎ型領域（図示せず）およびｐ型領域（図示せず）を電気的に分離しており、このような領域は、基板１００内に、例えば、従来のドーパント拡散または注入により形成される。例えばＮＭＯＳまたはＰＭＯＳトランジスタの形態の、アクティブデバイス１０２が、基板１００に設けられ、このデバイスは、ポリシリコンゲート材料１０４の層を有するゲート電極構造１０３（例えば従来のゲートおよびスペーサエッチングプロセスにより形成される）を備える。従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ポリシリコンの良好な熱安定性に鑑みて、ポリシリコンを利用してゲート電極を形成する。さらに、ポリシリコン系の材料は、トランジスタの下にあるチャンネル領域へのドーパントイオンの注入を、有利にブロックし、これにより、ゲート電極の堆積／パターニングが完了した後に、セルフアラインによるソースおよびドレイン領域の形成を容易にする。

一般的には、集積回路は、半導体基板に、フォトマスクにより定義されたパターンでトレンチをエッチングし、次いで、これらのトレンチに分離材料を充填して、電気的に分離されたアクティブ領域を実現することにより、製造される。イオン注入を用いて、これらの領域がｎ型またはｐ型にドープされる。アクティブ領域は、次いで酸化され、そのステップの後に、ゲート材料が堆積される。その後のフォトリソグラフィおよび異方性エッチングステップを用いて、ゲート材料が選択的に除去され、デバイスのなかでも特に、電界効果トランジスタが形成される。マスキングされたイオン注入ステップを行い、ゲートパターンと、ゲートパターンにより覆われていないアクティブ領域とが、高濃度にドープされ、その後に、形成されたトランジスタならびに他のアクティブおよびパッシブデバイスが、必要に応じて、相互接続ラインによって各コンタクトを通して相互接続される。よって、図面の図１に示される構造においては、アクティブデバイス１０２が、基板１００の表面から延びるコンタクト１０６によって、金属相互接続ライン１０５に接続される。

図示される例示的な構造において、ゲート材料１０４とコンタクト１０６の間には、限界距離ｄがある。ゲート材料およびコンタクト領域は、別々のリソグラフィステップでパターニングされるため、ゲート１０４およびコンタクト１０６の横寸法のバラツキに加えて、各パターン間のアライメント不良（ゲート材料１０４とコンタクト１０６の間の距離が、限界距離よりも小さくなる原因になる）によって、ポリ−コンタクト短絡が引き起こされる場合がある。

６５ｎｍ技術ノードについての、ポリ−コンタクト距離ｄに関する最小の設計ルールは、既存のリソグラフィツールの精度能力に非常に近づいており、このため、プロセスを適切に制御し、かつ問題が生じた場合に良好な診断能力を有するために、ポリと各コンタクトの間の距離（および／または、ビア−金属などの他の重要な電気的距離）の適切な定量化を有することが必須である。この定量化は、理想的には、製造プロセス（パラメトリック（parametric）テスト）の早期段階で可能にすべきであり、測定コストおよび時間に関して、許容可能なプロセスオーバーヘッドを有する。

既知の一手法においては、プロセス開発中に、一組のパラメトリックテスト構造が用いられており、この構造では、ポリ−コンタクトの距離が、システマティックに変化している。結果として得られたテスト構造は、表面的には大部分が設計目的に専用の開発用レチクル上に置かれて、テスト構造に関して個別に測定が行われて、限界距離内の許容可能なマージンのバラツキを定義する一組のパラメトリックテストデータを作成する。これは、時間およびシリコン面積の観点からは、高価なアプローチであり、この結果、製造現場では用いられない傾向にある。

他の既知の手法は、デジタルテストと組み合わされた単一の“副尺（vernier）”テスト構造内の、ポリ−コンタクト距離バラツキの組み合せを述べている。当業者には、副尺テスト構造は、干渉パターンを用いる公知の正確な測定方法に基づいていることが、理解されるであろう。このアプローチでは、実際のオーバーレイマージンを決定するために、デジタルの残存測定機器上で行われる、多数の測定が必要である。しかし、パラメトリックテスト機器と適合性がないデジタル測定機器を必要とするため、このような構造もまた、製造現場においては、一般に用いられない。

米国特許第６，２２１，６８１号は、集積回路ダイの層に形成されたアライメント不良回路インジケータを使用する、オンチップのアライメント不良の指標に関するものであり、アライメント不良に連動してコンタクト間の抵抗が変化するに従って、２つのコンタクト間の電流が変化する。変動するアライメント不良の度合いによる実験が、結果として、コンタクト間で、所与の電圧での最大および最小量の電流を決定する。電流の最大および最小量は、座標軸に沿った一および他の方向への、最大のアライメント不良に対応する。したがって、電流の最大および最小量は、連続する層の間の、許容可能なアライメント不良の範囲を画定する。２つのコンタクト間の電流の量が、２つのコンタクト間に印加される所与の電圧に対する電流の最大量より大きいか、または電流の最小量より小さい場合、連続する層の間のアライメント不良は、許容を超えるとみなされ、集積回路ダイは、アライメント不良のテストに不合格であるとみなされる。開示された装置においては、複数のオンチップアライメント不良回路インジケータが設けられており、各インジケータは、第１のコンタクト領域を、第１のパッドに接続する第１のコンダクタと、第２のコンタクト領域を、第２のパッドに接続する第２のコンダクタと、を備えている。オンチップアライメント不良インジケータは、デバイスを通した電流パスが、デバイス内位置間の長さに応じて、つまり抵抗に応じて変化する、任意の種類の適切な半導体デバイスを備えていてもよい。各オンチップアライメント不良インジケータに関して、電流測定を行う必要があり、少なくとも１つの、より好ましくは一組のアライメント不良インジケータが設けられ、集積回路ダイのそれぞれの座標軸に沿うアライメント不良を検出する。

しかし、米国特許第６，２２１，６８１号に述べられる装置は、接触が意図されているデバイスの層の間における、意図しない高い抵抗の発生という事実に関連しているとともに、個別にテストされるテスト構造に焦点をおいており、すなわち、各オーバーレイバラツキに対して１つずつ、複数の測定により動作するものであり、これは、特に時間の観点から、高価となる。

発明の概要

これとは対照的に、本発明は主に、互いに接触が意図されていない層の間の、意図されない短絡の確率または可能性を決定することに関するものであり、本発明の目的は、半導体デバイス構造に関するパラメトリックテストデータを得て、これにより、半導体デバイスの連続する堆積層のアライメント不良を定量化する、より費用効果的な方法を提供することである。本発明の目的は、また、上述の方法において使用するためのテスト構造、このようなテスト構造を製造する方法、上述の方法により得られたパラメトリックテストデータを用いた半導体デバイス構造をテストするための方法および装置、上述の方法により得られたパラメトリックテストデータを用いてテストされた１つまたは複数の半導体デバイス構造を含む集積回路を製造する方法、およびこのような方法により製造された集積回路ダイを提供することである。

本発明によると、基板上に連続して堆積され、集積回路ダイ上に、２つのそれぞれの非接触構成要素の種類を定義する、材料の第１および第２の層のアライメントの監視に用いるためのパラメトリック（parametric）テストデータを得る方法が提供され、方法は、導電性の第１のラインと、前記材料の第１の層の材料の第２のラインと、複数の構成要素領域と、を備えるテスト構造を設けるステップであって、各構成要素領域は、前記材料の第２の層により定義され、前記導電性の第１のライン上に、前記材料の第２のラインに関連して設けられた、１つまたは複数の構成要素を備え、第１の構成要素領域が、前記材料の第２のラインから第１の距離をおいて配置され、第２の構成要素領域が、前記材料の第２のラインに接して配置され、前記材料の第２のラインは、前記第１および第２の構成要素領域の間に抵抗を定義するものである、ステップを備え、方法は、前記導電性の第１のラインと、前記材料の第２のラインの間で、単一のアナログ測定を行い、その間の抵抗を測定するステップであって、前記抵抗は、前記材料の第１および第２の層の間に生じる短絡の確率を、その間の距離に応じて示すものである、ステップを、さらに備える。

また、本発明によると、上述の方法において使用するためのテスト構造が提供され、テスト構造は、導電性の第１のラインと、前記材料の第１の層の材料の第２のラインと、複数の構成要素領域と、を備え、各構成要素領域は、前記材料の第２の層により定義され、前記導電性の第１のライン上に、前記材料の第２のラインに関連して設けられた、１つまたは複数の構成要素を備え、第１の構成要素領域が、前記材料の第２のラインから第１の距離をおいて配置され、第２の構成要素領域が、前記材料の第２のラインに接して配置され、前記材料の第２のラインは、前記第１および第２の構成要素領域の間の抵抗を定義するものであり、テスト構造は、前記導電性の第１のラインと、前記材料の第２のラインの間で、単一のアナログ測定を行い、その間の抵抗を測定することを可能にするための手段を、さらに備える。

本発明は、また、上述の方法によって得られたパラメトリックテストデータを含むアナログ信号と、半導体デバイス構造の第１および第２の堆積層のアライメントの監視における、上述の方法によって得られたパラメトリックテストデータの使用とに、拡張される。

本発明は、上述の方法によって得られたパラメトリックデータを用いて、半導体デバイス構造の第１および第２の堆積層のアライメントを監視する方法および装置と、複数の半導体デバイス構造を備える集積回路ダイを製造する方法であって、上述の方法を用いて得られたパラメトリックデータを用いて、１つまたは複数の半導体デバイス構造の第１および第２の堆積層のアライメントを監視することを含む方法と、このような方法によって製造された集積回路ダイと、にさらに拡張される。

よって、本発明は、アライメント不良を定量化するアプローチを提供し、このアプローチでは、テスト構造のアナログ応答に基づいて、互いに接触することが意図されていない、半導体デバイスの材料の２つの個別の堆積層に関するアライメント不良マージンを得るために、単一のアナログ測定のみを行うことが必要とされ、製造中のテストにより、半導体デバイス構造における短絡（層の過剰なアライメント不良により引き起こされる）の発生確率の指標を提供する。換言すると、上に参照されるパラメトリックテストデータは、好ましくは、前記第１および第２の層の間のスペースに関する限界距離、および／または所与の電圧での材料の第２のラインの抵抗の測定に基づく、前記限界距離に関する許容可能なマージンを備える。

好適な実施形態において、前記第１および第２の構成要素領域の間に、１つまたは複数の第３の構成要素領域が配置され、前記１つまたは複数の第３の構成要素領域は、前記材料の第２のラインから、前記第１の距離よりも短い距離をおいて配置される。例示的な一実施形態において、前記第１および第２の構成要素領域の間に、２つ以上の第３の構成要素領域が、前記材料の第２のラインから、連続的に短くなる距離で配置される。

有益なことに、構成要素領域またはそれらの各対の間の、前記材料の第２のラインの抵抗は、少なくとも、前記材料の第１および第２の層の間の短絡の抵抗程度になる。このため、このような短絡の実際の抵抗は、比較的無意味なものとなり、よって、複数の“高抵抗ユニット”を、単一のアナログ測定において測定することができる。好ましくは、材料の第２のラインの抵抗は、材料の第２のラインの各長さに依存する。

好ましくは、材料の第２のラインは、好ましくは実質的に平行な２つ以上の延出部を有し、その間に各接続部を有する、蛇行構成で設けられ、少なくとも１つの構成要素領域は、好ましくは、各延出部に関連して設けられている。延出部は、好ましくは、導電性の材料の第１のラインを横断し、好ましくは、それに対して実質的に垂直である。各構成要素領域は、それに対して実質的に平行である、前記材料の第２のラインの各延出部に関連して配置された各構成要素の行を備えてもよい。例示的な一実施形態において、２つの構成要素領域が、前記材料の第２のラインの各延出部に関連して、それぞれの側に１つずつ設けられる。これは、正および負のアライメント不良を同時に測定することを可能にする。

好ましくは、前記単一のアナログ測定値は、前記材料の第２のラインの第１の端部と、前記導電性の材料の第１のラインの間で得てもよく、前記材料の第２のラインの前記第１の端部および第２の端部の間で、追加の測定値を得て、前記材料の第２のラインの合計抵抗を決定してもよい。加えて、または代わりに、前記材料の第２のラインの選択された部分、例えば、前記延出部（例えば、デジタル“タップオフ”フィンガ（digital “tap-off” fingers））の個別の抵抗に関して、測定値を得て、テスト構造を調整することを可能にしてもよい。

例示的な一実施形態において、方法は、ゲート材料の層とコンタクト層とのアライメント（すなわち、ポリ−コンタクトアライメント）を監視するためのパラメトリックデータを得ることに使用してもよい。他の例示的な実施形態において、方法は、金属層およびビアのアライメント（すわなち金属−ビアアライメント）を監視するためのパラメトリックデータを得ることに使用してもよい。さらに他の例示的な実施形態において、方法およびテスト構造は、ＬＩＬ（タングステンまたは他の導電性材料によって実現された局部相互接続）−ポリオーバーレイ用に使用することができる。

本発明のこれらおよび他の態様は、ここに記載される実施形態から明らかとなり、かつそれらを参照して説明される。

詳細な説明

本発明の実施形態を、これより、単なる例として、添付の図面を参照して説明する。

上記で立証したように、良好なプロセス監視能力は、どのような最新の半導体製造プロセスの成功にとっても、重要である。機器の変動性を制御するため、かつ設計ルールに影響するプロセス制限を理解するためのデータが、必要である。しかし、上述のように、縮小化する特徴サイズ、および減少する許容量により、適切なプロセス監視は、ますます困難となっている。自動光学アライメント測定は、アライメント不良の層の間に十分な程度の電気的分離を保証するには、多くの場合、不十分であることが判明している。オンチップアライメント不良回路インジケータを備える、１つの既知の装置が、米国特許第６，２２１，６８１号と関連して、上述されている。他の種類の電気テスト構造が、１９８９年２月の、ＩＥＥＥ半導体製造に関する議事録（Trans. Semic. Manuf.）、ｖｏｌ．２、Ｎｏ．１、９〜１５頁の、Ｇ．フリーマン（Freeman）、Ｗ．ルカスゼク（Lukaszek）、Ｔ．Ｗ．エクステッド（Ekstedt）およびＤ．Ｗ．ピーターズ（Peters）の、“コンタクトサイズを測定するための新規な電気テスト構造の実験検証（Experimental verification of a novel electrical test structure for measuring contact size）”によって提案されており、この検証は、コンタクトサイズの測定に使用可能なものとして、示されている。しかし、この検証は、他のパラメータのなかでも特に、アライメントの測定に対して適切である。上述の文書にて提案された構造は、デジタル副尺（vernier）の概念に基づいており、各コンタクトが隣のコンタクトからわずかにオフセットする、コンタクトの行によって、その２つの側面に置かれたポリシリコンの帯を備える。そして、２種類の測定が、この構造に対して行なわれ、コンタクトサイズが決定される。第１の測定は、各コンタクトとポリの帯との間の連続性の測定である。これは、それぞれの側のどのコンタクトがポリに接触し、どのコンタクトが接触しないかを、決定する。この情報から、ポリの端部が、コンタクト端部に関連して、どこに置かれているかを決定することができる。第２の測定は、ポリライン幅の測定である。そして、これら２つの測定値を使用し、コンタクトサイズを与えること
ができる。

本発明の以下の例示的な実施形態は、上述の参考文献において提案されたテスト構造の“副尺”レイアウトを、効果的に修正し、デジタルオーバーレイ測定を、単一のアナログ測定に、変える。図面の図２を参照すると、本発明の第１の例示的な実施形態に係る、提案された構造において、比較的狭い幅のポリシリコンライン１０が使用され、これは、半導体基板上に、蛇行構成で堆積されており、第１の端部Ａおよび第２の端部Ｂの間に、複数の実質的に平行な、実質的に水平の領域１２と、複数の接続部１４とを備える。

ポリライン１０の各水平領域１２に関連して、一組のコンタクト１６が設けられ、コンタクトの組は、図示されるように、各水平領域１２に対して異なる距離に配置される。コンタクト１６は、半導体基板（図示せず）から、比較的幅広の導電性（金属−１）ライン１８まで延びることが理解される。図２に示される例示的な実施形態において、各コンタクト組と、ポリライン１０の各水平領域１２との間の距離は、連続的に減少し、一実施形態においては、この距離は、限界ポリ−コンタクト距離よりも著しく大きな第１の距離から、限界距離まで、連続的に減少可能であり、この限界距離は、ポリ−コンタクト短絡が生じる可能性が、いくつかの設計最小値よりも大きくなる前に許容される、最小のポリ−コンタクト距離である。あるいは、各コンタクト組と、ポリライン１０との間の距離は、最小設計ルールに関してわずかに緩い（すなわち、上述の限界距離よりも大きい）距離から始まって、図２に示されるように、ポリ１０上のコンタクト１６のゼロ公称距離またはさらにわずかな重複で終わるまで、１つの設計グリッドで段階的に減少可能である。図２に示される提案されたテスト構造の電気的接続性は、図面の図３に概略的に示されており、この図は、コンタクト群１６ｃとポリライン（または“蛇行”）１０の間の距離も、限界距離よりは小さいが、ポリ−コンタクト短絡が、コンタクト群１６ｄに関してのみ引き起こされ、ポリ−コンタクト短絡の確率が比較的高いことを、より明らかに示している。

単なる例として、例示的なテスト構造は、典型的には、以下のように生成してもよい。
―第１のステップ：例えばポリにおいて、多結晶シリコンの層を堆積することによって、蛇行を実現し、所望のパターンをフォトリソグラフィにより定義し、次いで、蛇行以外を全てエッチング除去する。
―第２のステップ：電気的に分離および平坦化する層（しばしば“インターレベル誘電体”と呼ばれる）を堆積する。
―第３のステップ：分離層において、フォトリソグラフィ定義された穴をエッチングし、次いで、これらの穴にタングステンなどの導電材料を充填することにより、コンタクトを実現する（テスト構造が定量化しようとするのは、これらのコンタクトと、ポリ蛇行との間のオーバーレイである）。
―第４のステップ：金属−１での導電性ライン（１８）を実現する。古いＣＭＯＳ技術では、これは、Ａｌ−Ｃｕを堆積し、幅広のラインとなるべき領域をフォトリソグラフィによりマスキングし、他の全ての金属をエッチング除去することにより行われる。より近年の技術ノードでは、これは、第２の電気的分離層を堆積し、この層に、コンタクトが露出される深さのスリットをエッチングし、スリットに銅Ｃｕを充填することによって実現可能である。

従来技術のテスト構造と対照的に、意図的に顕著な抵抗が、コンタクト群１６ａ〜ｄの間（すなわちポリコンタクト短絡の電位点の間）で、例えば比較的長いポリ１０の長さによって導入される。この抵抗は、ほとんど、潜在的なポリ−コンタクト短絡抵抗程度か、またはそれ以上である。そうすることにより、ポリ−コンタクト短絡の実際の抵抗は、比較的に重要でなくなる。これは、アライメント不良によるポリ−コンタクト短絡の確率を検出するのに十分である、単一のアナログ測定において、“高抵抗ユニット”の数の測定を可能にする。

図面の図２に示される例示的な実施形態において、端子Ａ（ポリミアンダ１０の第１の端）と端子Ｃ（金属−１ライン１８の上）の間の抵抗の単一の測定は、第１の短絡するコンタクト群までのポリの長さを推定するのに十分である。換言すれば、端子ＡおよびＣの間の単一の測定は、限界のポリ−コンタクト距離を決定するのに十分である。よって、ポリ−コンタクトマージンを、直ちに定量化することができる。ポリ−コンタクト短絡抵抗が、適切に目標とされた“コンタクト−ポリ”（例えば１６ｄ）よりも、わずかに短絡するコンタクト（例えば１６ｃ）に対して、ずっと高い場合でも、このテスト構造のアナログ反応は、連続的な、均一に増加するやり方で、ポリ−コンタクトマージンに依存する。

よって、テスト構造に設けられる最大のポリ−コンタクト距離（これは既知である）での、ポリ−コンタクト短絡の確率が、０％であり、目標とするコンタクト−ポリ短絡の確率が、１００％であるとみなすと、均一なアナログ関数（ポリ蛇行抵抗により定義される）が、これら２つの間で定義され、これは、所与の電圧での単一のアナログ測定において、要求されるパラメトリック（parametric）データを有効に提供し、当該の集積回路ダイに関して、限界のポリ−コンタクト距離（またはこれに関する許容可能なマージン）が決定されることを可能にする。または、換言すると、ポリ領域を形成する各層（またはこれら層の間の結果としての有効距離）と、集積回路ダイのそれぞれのコンタクト領域とのアライメント不良の度合いは、これにより、結果としてのポリ−コンタクト短絡の可能性に関して、定量化することができる。

端子Ｂを用いて、合計の蛇行抵抗を測定できるが、この追加的な測定は、厳密に必要なものではない。

上述のテスト構造が、最小数のパッドと、単一の測定のみを必要とする、という事実は、ポリ−コンタクト短絡の問題の測定を、非常に費用効果的なものにする。図面の図２に示される例示的な実施形態において、各コンタクト組１６ａ〜ｄは、４つのコンタクト１６を備えるが、各組に関して、異なる数のコンタクトを用いてもよく、本発明は、この点において、どのような限定も意図していないことが理解される。

本発明のテスト構造の基本概念は、図４ａおよび図４ｂにおいて示されるものなどのように、デバイス構造内のビア−金属オーバーレイに対しても、等しく使用することができる。図４ａは、２つの平行する金属ラインの組を備えるデバイス構造を示しており、１つ目の（または下側の）金属ラインは、参照番号２０で示され、２つ目の（または上側の）金属ラインは、参照番号２２で示され、ここで、対応する上側および下側のライン２０，２２は、ビア２４で接続されている。示されるように、金属−ビア短絡は、下側の金属ライン２０と、ビア２４（図４ａ）の間、または上側の金属ライン２２と、ビア２４（図４ｂ）との間で、生じることが可能であり、図４ａおよび図４ｂのｄは、それぞれ、下側の金属ライン２０および上側の金属ライン２２に関連する、ビア−金属短絡限界距離を示している。

図面の図５を参照すると、ビア−金属アライメントの測定に用いるための、本発明の例示的な実施形態に係る電気的テスト構造は、図面の図２を参照して述べた、ポリ−コンタクトアライメントの測定に用いられるものと類似している。よって、構造は、蛇行構成（その長さが、金属シート抵抗率の原因となるよう適合される）における比較的狭い幅の金属ライン３０を備え、金属ライン３０は、第１の端部Ａおよび第２の端部Ｂとの間に、複数の実質的に平行かつ実質的に水平の領域３２と、複数の接続部３４とを備える。

金属ライン３０の各水平領域３２に関連して、一組のビア３６が設けられ、ビアの組は、図示されるように、各水平領域３２に関連して異なる距離に置かれる。ビア３６は、第２の、比較的広い幅の金属ライン３８に設けられることが理解される。図５に示される例示的な実施形態において、各ビア組３６ａ〜３６ｄと、金属ライン３０の各水平領域３２との間の距離は、図面の図２を参照して述べられた例示的なテスト構造を参照して述べたように、連続的に減少する。上述のように、端子Ａ（金属蛇行３０の第１の端部）と、端子Ｃ（第２の金属ライン３８上）との間の抵抗の単一測定は、第１の短絡ビア群までの金属蛇行３０の長さを推定するのに十分である。換言すると、端子ＡおよびＣの間の単一の測定は、限界のビア−金属距離ｄを決定するのに十分である。よって、ビア−金属マージンを、直ちに定量化することができる。

図面の図６を参照すると、本発明の第３の例示的な実施形態に係るテスト構造（この場合、ポリ−コンタクトアライメントの測定に使用するためのものだが、同様の原理は、ビア−金属アライメントを測定するためのアナログテスト構造にも当てはまる）は、図面の図２に示されるテスト構造と、多くの点で類似しており、同様の要素は、同様の参照番号で示される。しかしながら、この場合、各コンタクト組１６ａ，１６ｂ，１６ｃ，１６ｄと関連して１つずつ、複数の追加の端子１７ａ，１７ｂ，１７ｃ，１７ｄ（または“フィンガ（finger）”）が設けられる。これらの“フィンガ”を用いて、各コンタクト組と、端子Ａとの間（すなわち端子Ａ〜端子Ｄ１、端子Ａ〜端子Ｄ２、等）の、個別の抵抗を測定することができ、この個別の測定を用いて、テスト構造を調整することができる。

図面の図７を参照すると、本発明の第４の例示的な実施形態に係るテスト構造（再び、この場合、ポリ−コンタクトアライメントの測定に使用するためのものだが、同様の原理は、ビア−金属アライメントを測定するためのアナログテスト構造にも当てはまる）は、図面の図２に示されるテスト構造と、多くの点で類似しており、同様の要素は、同様の参照番号で示される。しかしながら、この場合、各水平領域１２の片側に１組ずつの、２組のコンタクト１６が、ポリ蛇行１０の各水平領域１２に関連して設けられる。これは、正および負のアライメント不良を、同時に測定することを可能にする。この場合、ポリ蛇行１０の幅は、設計ルールによって規定されるように、最小のコンタクト−コンタクト距離を可能にするために、適合を必要とする場合がある（すなわち、示された例では、ポリ１０は、コンタクトに隣接する部分において幅がより広い）。

上述の実施形態は、本発明を限定するよりもむしろ、例示するものであり、当業者は、添付の特許請求の範囲において定義されるような本発明の範囲から逸脱することなく、多くの代わりの実施形態を設計可能である、ということに留意すべきである。各請求項において、カッコ内に置かれるいずれの参照符号も、各請求項を限定するものと解釈すべきではない。“備えている”および“備える”等の語は、任意の請求項または明細書全体に列記されているもの以外の要素またはステップの存在を除外しない。要素を単一のものとして参照することは、そのような要素を複数として参照することを除外せず、その逆もまた同様である。本発明は、いくつかの個別の要素を備えるハードウェアによって、および適切にプログラムされたコンピュータによって実施することができる。複数の手段を列挙する装置請求項において、複数のこれらの手段は、１つかつ同一のハードウェアのアイテムによって具現化してもよい。特定の手段が、相互に異なる従属請求項によって引用されているという、単なる事実は、これらの手段の組合せを有利に用いることができない、ということを示すものではない。

図１は、ポリ−コンタクト短絡を感受する、半導体デバイス構造の概略断面図である。 図２は、ポリ−コンタクトアライメントの測定に使用するための、本発明の第１の例示的な実施形態に係る電気的なテスト構造の概略平面図である。 図３は、図２の構造の電気的接続性を示す概略回路図である。 図４ａは、ビア−下側の金属短絡を感受するデバイス構造の概略断面図である。 図４ｂは、ビア−上側の金属短絡を感受するデバイス構造の概略断面図である。 図５は、ビア−金属アライメントの測定で使用するための、本発明の第２の例示的な実施形態に係る電気的テスト構造の概略平面図である。 図６は、ポリ−コンタクトアライメントの測定で使用するための、本発明の第３の例示的な実施形態に係る電気的テスト構造の概略平面図である。 図７は、ポリ−コンタクトアライメントの測定で使用するための、本発明の第４の例示的な実施形態に係る電気的テスト構造の概略平面図である。

Claims (18)

1. 基板上に連続して堆積され、集積回路ダイ上に、２つのそれぞれの非接触構成要素の種類を定義する、材料の第１および第２の層のアライメントの監視に用いるためのパラメトリック（parametric）テストデータを得る方法であって、
   導電性の第１のラインと、前記材料の第１の層の材料の第２のラインと、複数の構成要素領域と、を備えるテスト構造を設けるステップであって、各構成要素領域は、前記材料の第２の層により定義され、前記導電性の第１のライン上に、前記材料の第２のラインに関連して設けられた、１つまたは複数の構成要素を備え、第１の構成要素領域が、前記材料の第２のラインから第１の距離をおいて配置され、第２の構成要素領域が、前記材料の第２のラインに接して配置され、前記材料の第２のラインは、前記第１および第２の構成要素領域の間に抵抗を定義するものである、ステップと、
   前記導電性の第１のラインと、前記材料の第２のラインの間で、単一のアナログ測定を行い、その間の抵抗を測定するステップであって、前記抵抗は、前記材料の第１および第２の層の間に生じる短絡の確率を、その間の距離に応じて示すものである、ステップと、
   を備えることを特徴とする方法。
2. 前記第１および第２の構成要素領域の間に、１つまたは複数の第３の構成要素領域が配置され、前記１つまたは複数の第３の構成要素領域は、前記材料の第２のラインから、前記第１の距離よりも短い距離をおいて配置される、ことを特徴とする請求項１に記載の方法。
3. 前記第１および第２の構成要素領域の間に、２つ以上の第３の構成要素領域が、前記材料の第２のラインから、連続的に小さくなる距離をおいて配置される、ことを特徴とする請求項２に記載の方法。
4. 前記構成要素領域またはそれらの各対の間の、前記材料の第２のラインの抵抗は、少なくとも、ほとんど、前記材料の第１および第２の層の間の短絡の抵抗程度である、ことを特徴とする請求項１に記載の方法。
5. 前記材料の第２のラインの抵抗は、前記材料の第２のラインの各長さに依存する、ことを特徴とする請求項１に記載の方法。
6. 前記材料の第２のラインは、２つ以上の延出部を有し、その間に各接続部を有する、蛇行構成で設けられる、ことを特徴とする請求項１に記載の方法。
7. 少なくとも１つの前記構成要素領域が、前記材料の第２のラインの各細長部に関連して設けられている、ことを特徴とする請求項６に記載の方法。
8. 前記材料の第２のラインの前記延出部は、前記導電性の材料の第１のラインを横断する、ことを特徴とする請求項６に記載の方法。
9. 各構成要素領域は、前記材料の第２のラインの各延出部に関連して配置された各構成要素の行を備える、ことを特徴とする請求項１に記載の方法。
10. ２つの構成要素領域が、前記材料の第２のラインの各延出部に関連して、それぞれの側に１つずつ設けられる、ことを特徴とする請求項１に記載の方法。
11. 前記単一のアナログ測定は、前記材料の第２のラインの第１の端部と、前記導電性の材料の第１のラインの間で得られる、ことを特徴とする請求項１に記載の方法。
12. 前記材料の第２のラインの前記第１の端部および第２の端部の間で、追加の測定が行われ、前記材料の第２のラインの合計抵抗が決定される、ことを特徴とする請求項１１に記載の方法。
13. 前記材料の第２のラインの選択された部分の個別の抵抗に関して、測定が行われ、前記テスト構造の調整を可能にする、ことを特徴とする請求項１１に記載の方法。
14. 請求項１に記載の方法で使用するためのテスト構造であって、
    前記テスト構造は、導電性の第１のラインと、前記材料の第１の層の材料の第２のラインと、複数の構成要素領域と、を備え、各構成要素領域は、前記材料の第２の層により定義され、前記導電性の第１のライン上に、前記材料の第２のラインに関連して設けられた、１つまたは複数の構成要素を備え、第１の構成要素領域が、前記材料の第２のラインから第１の距離をおいて配置され、第２の構成要素領域が、前記材料の第２のラインに接して配置され、前記材料の第２のラインは、前記第１および第２の構成要素領域の間に抵抗を定義するものであり、
    前記テスト構造は、前記導電性の第１のラインと、前記材料の第２のラインの間で、単一のアナログ測定を行うことを可能にし、その間の抵抗を測定するための手段を、さらに備える、
    ことを特徴とするテスト構造。
15. 請求項１に記載の方法によって得られたパラメトリックデータを用いて、半導体デバイス構造の第１および第２の堆積層のアライメントを監視する方法。
16. 請求項１に記載の方法によって得られたパラメトリックデータを用いて、半導体デバイス構造の第１および第２の堆積層のアライメントを監視するための装置。
17. 複数の半導体デバイス構造を備える集積回路ダイを製造する方法であって、
    請求項１に記載の方法によって得られたパラメトリックデータを用いて、１つまたは複数の前記半導体デバイス構造の第１および第２の堆積層のアライメントを監視することを含む、ことを特徴とする方法。
18. 請求項１７に記載の方法によって製造された集積回路ダイ。

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