CN100505237C - 半导体器件多层之间对准的模拟测量 - Google Patents

Abstract

公开了一种获得参量测试数据的方法，用于监测半导体器件多层之间的对准。所述方法采用包括半导体器件的第一材料层的曲折(10、30)的测试结构，该曲折相对于导电线路(18、38)沉积。相对于曲折(10)，以连续变小的距离设置诸如触点或通路之类的许多组(16a、16b、16c、16d)部件(16)。可以在曲折(10、30)的第一末端(A)和导电线路(18、38)之间执行单次的模拟测量，以便确定其间的电阻，并且可以获得半导体器件的第一层和部件之间的临界距离(或与之相关的可接受裕度)。

Description

半导体器件多层之间对准的模拟测量

技术领域

本发明通常涉及半导体器件多层之间对准的模拟测量，更具体地，涉及一种通过执行测试结构的模拟测量，来确定半导体器件层之间的临界距离或可允许裕度的方法，以及一种用在该方法中的测试结构。

背景技术

现代集成电路典型地制作为半导体(例如，硅)晶片上的多层。在集成电路管芯的制作期间，光刻工艺广泛地用于敷设(lay down)一起限定了集成电路管芯上的电子器件的连续电路层。在制作工艺期间，将不同的掩模用于使每一层形成图案。某种程度上，集成电路管芯的连续层之间的未对准(由限定了不同器件层的掩模之间的未对准引起)实质上存在于全部集成电路管芯中。然而，存在可容忍的未对准量，在危害所述集成电路的操作之前，所述未对准可以存在于任意给定集成电路管芯中。

在半导体制造中，因为当前和未来技术节点中的横向尺寸减小，光刻限定的层之间的覆盖变得更加关键。例如，在65nm CMOS技术节点中，多晶材料(poly)-触点(多晶材料代表作为栅极材料的多晶硅)覆盖对于成品率是最关键参量之一。

参考图1，提供了集成电路管芯结构的一部分的示意性剖面图，所述集成电路管芯结构特别对于由于集成电路关心的各个层的未对准导致的多晶材料-触点短路敏感。该结构包括典型为单晶硅的半导体衬底100，在所述衬底100中形成诸如“浅沟隔离”或STI之类的至少一个隔离装置101，以电学地分离例如CMOS器件中的n型区(未示出)和p型区(未示出)，例如通过传统的掺杂剂扩散或注入在衬底100中形成这些区。将按照例如NMOS晶体管或PMOS晶体管的形式的有源器件102设置在衬底100上，所述器件包括具有多晶硅栅极层104的栅电极结构103(例如，通过传统的栅极和隔板刻蚀工艺形成)。由于多晶硅的良好热稳定性，传统的金属-氧化物-半导体场效应晶体管(MOSFET)采用多晶硅用于形成栅电极。此外，基于多晶硅的材料有利地阻塞了掺杂离子注入到晶体管的下方沟道区，从而促进了栅电极沉积/形成图案完成之后的自对准源极和漏极区的形成。

典型地，通过在半导体衬底衬底中刻蚀沟槽而形成由光刻掩模限定的图案、然后由隔离材料填充这些沟槽以实现电隔离有源区，来制作集成电路。将离子注入用于将这些区域掺杂为n型或p型。然后对有源区进行氧化，在氧化步骤之后沉积栅极材料。将随后的光刻和各向异性刻蚀步骤用于选择性地去除栅极材料，以便与其它器件一起构成场效应晶体管。执行遮挡(masked)的离子注入步骤，以对栅极图案和未被栅极图案覆盖的那些有源区进行重掺杂，在遮挡的离子注入之后通过互连线路，将所形成的晶体管和其他有源和无源器件通过相应的触点按需要相互连接。因此，在图1所示的结构中，有源器件102通过从衬底100的表面上延伸的触点106与金属互连线路105相连。

在所示示例实施例中，栅极材料104和触点106之间存在临界距离。因为在独立的光刻步骤中使栅极材料和触点区形成图案，除了栅极材料104和触点106的横向尺寸变化之外，还可能由各个图案之间的未对准(这引起栅极材料104和触点106之间的距离小于临界距离)引起多晶材料-触点短路。

对于65nm技术节点，多晶材料-触点距离d的最小设计准则与传统光刻工具的精确性能力非常接近，因此强制性的具有多晶材料和相应触点(和/或其他临界电学距离，例如通路-金属)之间距离的适当量化，以便适当地控制工艺，并且如果问题增加时具有较好的诊断能力。该量化理想地应该在制作工艺(参量测试)的较早阶段成为可能，并且在测量成本和时间方面具有可接受的工艺开支。

在一种公知方法中，在工艺开发期间，使用其中多晶材料-触点距离系统地变化的一组参量测试结构。将所得到的测试结构放置在开发光罩(reticule)上，所述开发光罩的大部分表面专用于工程目的，并且对测试结构单独地执行测量，以产生限定临界距离的可接受变化裕度的一组参量测试数据。这在时间和硅面积方面是昂贵的方案，并且结果倾向于不用于生产中。

其他公知方法描述了结合了数字测试的单个“游标(vernier)”测试结构中的多晶材料-触点距离变化的组合。本领域普通技术人员应该理解，游标测试结构是基于使用干涉图样的众所周知的精密测量方法。在该方案中，在数字保留测量设备上执行的大量测量对于确定实际覆盖裕度是必要的；然而，由于需要数字测量设备，这与参量测试设备是不相容的，该结构通常还不用于生产。

US专利No.6,221,681涉及芯片内未对准表示，使用在集成电路管芯层中制作的未对准电路指示器，其中两个触点之间的电流随着触点之间的电阻的变化而变化，作为未对准函数。利用改变未对准程度的实验导致确定给定电压时的触点之间电流的最大和最小量。电流的最大和最小量与沿坐标轴的方向及其其它方向的最大未对准相对应。因此，电流的最大和最小量限定了连续层之间未对准的可接收范围。如果对于施加到两个触点之间的给定电压，两个触点之间的电流量大于最大电流量或小于最小电流量，则认为连续层之间的未对准在容限的范围之外，并且认为集成电路管芯具有失败的未对准测试。在上述配置中，提出了多个芯片内未对准电路指示器，每一个均包括：第一导体，将第一触点区与第一焊盘相连；以及第二导体，将第二触点区与第二焊盘相连。芯片内未对准指示器可以包括任意类型的合适半导体器件，在所述半导体器件中，经过器件的电流通道取决于长度而变化，因此取决于器件位置之间的电阻而变化。需要执行每一个芯片内未对准指示器的电流测试，并且设置至少一个未对准指示器、优选地一组未对准指示器，以检测沿集成电路管芯的每一个相应坐标轴的未对准。

然而，除了在US-6,221,681中描述的配置与希望接触的器件层之间出现不希望的高电阻有关的事实之外，还关注其是独立测试的测试结构，即它进行多次测量，对每一个覆盖变量进行一次测量，这尤其在时间方面高成本。

发明内容

正相反，本发明主要与确定不希望彼此接触的多层之间的不希望的短路的概率或可能性有关，并且本发明的目的是提供一种获得半导体器件结构的参量测试数据、从而对半导体器件的连续沉积层的未对准进行量化的更成本有效的方法。本发明目的还在于提供一种用于上述方法中的测试结构、一种制作这种测试结构的方法、一种用于使用通过上述方法获得的参量测试数据来测试半导体器件结构的方法和设备、一种制作包括使用通过上述方法获得的参量测试数据来测试的一个或更多个半导体器件结构的集成电路的方法、以及一种由这种方法制作的集成电路管芯。

根据本发明，提出了一种获得参量测试数据的方法，用于监测在集成电路管芯上限定两个相应非接触部件类型的衬底上连续沉积的第一和第二材料层的对准，所述方法包括：设置包括导电第一线路、所述第一材料层材料的第二线路和多个部件区的测试结构，每一个部件区均包括由所述第二材料层限定的、并且相对于所述材料的第二线路被设置在所述导电第一线路上的一个或多个部件，其中第一部件区位于与所述材料的第二线路相距第一距离处，以及第二部件区位于与所述材料的第二线路相接触处，所述材料的第二线路限定了所述第一和第二部件区之间的电阻，所述方法还包括在所述导电第一线路和所述材料的第二线路之间执行单次的模拟测量，以便测量其间的电阻，所述电阻表示所述第一和第二材料层之间取决于其间距离的短路发生的概率。

同样根据本发明，提出了一种用于上述方法的测试结构，所述测试结构包括导电第一线路、所述第一材料层材料的第二线路、和多个部件区，每一个部件区均包括由所述第二材料层限定的、并且相对于所述材料的第二线路被设置在所述导电第一线路上的一个或多个部件，其中第一部件区位于与所述材料的第二线路相距第一距离处，以及第二部件区位于与所述材料的第二线路相接触处，所述材料的第二线路限定了所述第一和第二部件区之间的电阻，所述测试结构还包括使能够在所述导电第一线路和所述材料的第二线路之间执行单次的模拟测量的装置，以便测量其间的电阻。

本发明还扩展到包括通过上述方法获得的参量测试数据的模拟信号，并且扩展到使用通过上述方法获得的参量测试数据监测半导体器件结构的第一和第二沉积层的对准。

本发明还扩展到一种方法和设备，用于使用通过上述方法获得的参量数据，来监测半导体器件结构的第一和第二沉积层的对准，并且还扩展到一种制作包括多个半导体器件结构的集成电路管芯的方法，所述方法包括：使用通过上述方法获得的参量数据，监测一个或更多个半导体器件结构的第一和第二沉积层的对准，以及一种根据这种方法制造的集成电路管芯。

因此，本发明提出了一种未对准量化的方案，其中，仅需要执行单次的模拟测量，以便，基于测试结构的模拟响应，获得半导体器件的两个独立沉积材料层的未对准裕度，所述层不希望彼此接触，以便通过制造期间的测试，提供半导体期间结构中发生短路(由层的过度未对准引起)的概率的指示。换句话说，优选地，上文提及的参量测试数据包括基于给定电压下材料的第二线路的所测量电阻的所述第一和第二层之间间隔的临界距离和/或所述临界距离的可接受裕度。

在优选实施例中，一个或更多个第三部件区位于所述第一和第二部件区之间，所述一个或更多个第三部件区位于与所述第二材料层相距小于所述第一距离的距离处。在一个示例实施例中，两个或更多个第三部件区以与所述材料第二线路相距逐次变小的距离，位于所述第一和第二部件区之间。

有利地，每一对部件区之间的所述材料的第二线路的电阻至少是所述第一和第二材料层之间的短路电阻的量级。结果，这种短路的实际电阻变得相当可观，使得可以在单次的模拟测量中测量“高阻单元”的数目。优选地，材料的第二线路的电阻取决于材料的第二线路的相应长度。

优选地，将材料的第二线路设置为曲折结构，具有两个或更多个延长部分，优选地所述延长部分实质平行，在其间具有相应的连接部分，其中，优选地，将至少一个部件区设置在每一个延长部分中。优选地，延长部分横越导电第一材料线路，并且优选地与其实质垂直。每一个部件区可以包括一行相应的部件，相对于所述材料的第二线路的相应延长部分实质与其平行。在一个示例实施例中，将两个部件区设置在所述材料的第二线路的每一个延长部分，其两侧各一个。这使得能够同时测量正和负的未对准。

优选地，可以在所述材料的第二线路的第一末端和所述导电第一材料之间获得所述单次模拟测量，可以在所述材料的第二线路的所述第一末端和第二末端之间获得附加的测量，以确定所述材料的第二线路的总电阻。此外，或者替代地，可以获得所述材料的第二线路的选定部分例如述延长部分(通过数字“分接”指状物(digital“tap off”fingers))的单独电阻的测量，以便能够校准测试结构。

在一个示例实施例中，可以将所述方法用于获得用于监测栅极材料层和触点层的对准(即，多晶材料-触点对准)的参量数据。在另一个示例实施例中，所述方法可以用于获得用于监测金属层和通路的对准(即，金属-通路对准)的参量数据。在另一个示例实施例中，可以将所述方法和测试结构用于LIL(在钨或其他导电材料中实现的局部互连)-多晶材料覆盖。

根据这里描述的实施例，本发明的这些和其他方面将是显而易见的，并且将参考所述实施例进行描述。

附图说明

现在将作为示例并且参考附图描述本发明的实施例，其中：

图1是对于多晶材料-触点短路敏感的半导体器件结构的示意性剖面说明；

图2是用于测量多晶材料-触点对准的、根据本发明第一示例实施例的电学测试结构的示意性平面图；

图3是示出了图2结构的电学连接的示意性电路图；

图4a是对于通路-底部金属短路敏感的器件结构的示意性剖面图说明；

图4b是对于通路-顶部金属短路敏感的器件结构的示意性剖面图说明；

图5是用于测量通路-金属对准的、根据本发明第二示例实施例的电学测试结构的示意性平面图；

图6是用于测量多晶材料-触点对准的、根据本发明第三示例实施例的电学测试结构的示意性平面图；以及

图7是用于测量多晶材料-触点对准的、根据本发明第四示例实施例的电学测试结构的示意性平面图。

具体实施方式

如以上已经建立的，良好的工艺监测能力对于任何技术发展水平的半导体制作工艺的成功是关键的。需要数据以控制设备可变性，并且理解影响设计准则的工艺限制。然而，如以上所解释的，由于减小特征尺寸和减小容限，合适的工艺监测变得更加困难。已经发现自动光学对准测量经常不足以确保未对准层之间的足够程度的电学隔离。一种包括芯片内未对准电路指示器的公知配置在上文针对US专利No.6,221,681进行了描述。另一类型的电学测试结构由G.Freeman，W.Lukaszek，T.W.Ekstedt和D.W.Peters等人在1989年2月，IEEE Trans.Semic.Manuf.第2卷第1期，第9-15页，“Experimental verification of anovelelectrical test structure for measuring contact size”中提出，在其中显示为能够用于测量触点尺寸。然而，它还可以适合于测量其他参量，其中包括对准。在上述文件中建议的结构基于数字游标的概念，并且包括在其两侧上由多行触点与其侧面邻接的一条多晶硅，每一个触点均与下一个触点略微地偏移。然后在该结构上进行两种类型的测量以确定触点尺寸。第一种类型触点是每一个触点和多晶材料条之间的连续性测量。这确定了每一个侧上的哪些触点与多晶材料接触，而哪些没有。根据该信息，可以确定多晶材料相对于触点边缘的边缘。第二种测量是多晶材料线路-宽度。然后，可以将这两种测量用于给出触点尺寸。

本发明的以下示例实施例有效地修改了在上述参考文献中建议的测试机构的“游标”布局，以将数字覆盖测量转换为单次的模拟测量。参考图2，在根据本发明第一示例实施例所建议的结构中，使用相对较窄宽度的多晶硅线路10，将所述多晶硅线路10沉积到半导体衬底上形成曲折结构，所述半导体衬底包括多个实质平行的、实质水平的区域12、以及第一末端A和第二末端B之间的多个连接部分14。

相对于多晶材料线路10的每一个水平区域12，设置了一组触点16，将所述触点组设置为相对于各个水平区域12不同的距离，如所示出的那样。应该理解的是，触点16从半导体衬底(未示出)向相对较宽的导电(金属-1)线路18延伸。在如图2所示的示例实施例中，每一个触点组和多晶材料线路10的相应水平区12之间的距离继续地减少，并且在一个实施例中，可以从比临界多晶材料-触点距离大得多的第一距离连续地减少到临界距离，所述临界距离是在可能发生多晶材料-触点短路大于某个设计最小值之前所允许的最小多晶材料-触点距离。替代地，每一个触点组和多晶材料线10之间的距离可以按一个设计网格分步骤减少，开始于比最小设计准则略微不严格的距离(即，大于上述临界距离)，并且结束于0标称距离，或者甚至轻微覆盖多晶材料10上的触点16，如图2所示。图2示出的所建议的测试结构的电连接性在图3中示意性地示出，图3更清楚地示出了仅在触点组16d中引入了多晶材料-触点短路，尽管触点组16c和多晶材料线路(或“曲折”)10之间的距离也小于临界距离，使得多晶材料-触点短路的概率相对较高。

仅作为示例，典型地，示例测试结构可以按如下步骤产生：

-第一步骤：例如，通过沉积多晶硅层、光刻限定所需图案、然后刻蚀除掉除了“曲折”之外的任何物体，来在多晶材料中实现曲折。

-第二步骤：沉积电隔离和平面化层(通常称作“层间电介质”)。

-第三步骤：通过在隔离层中刻蚀光刻限定的孔、然后通过用诸如钨之类的导电材料填充这些孔，来实现触点。(测试结构希望量化的是这些触点和多晶材料曲折之间的覆盖)。

-第四步骤：在金属-1中实现导电线路(18)。在较老的CMOS技术中，这将通过沉积Al-Cu、光刻遮挡将要成为宽线路的区域、以及刻蚀掉全部其他金属来实现。在近来的技术节点中，这可以通过沉积第二电隔离层、在该层中刻蚀狭缝到足够深以便暴露触点、以及用铜Cu填充该狭缝来实现。

与现有技术的测试结构不同，例如通过相对较长的长度的多晶材料10，在触点组16a-16d之间(即，潜在的多晶材料-触点短路的点之间)引入故意地相当大的电阻。该电阻是潜在的多晶材料-触点短路电阻的量级，或大于所述潜在的多晶材料-触点短路电阻。通过如此进行，多晶材料-触点短路的实际电阻变得相对不重要。这允许在单次的模拟测量中测量一定数目的“高阻单元”，所述单次的模拟测量足够通过未对准检测多晶材料-触点短路的概率。

在如图2所示的示例实施例中，端子A(多晶材料曲折10的第一末端)和(在金属-1线路18上)端子C之间电阻的单次测量足够估计多晶材料直到第一短路触点组的长度。换句话说，端子A和C之间的单次测量足够确定临界多晶材料-触点距离。因此，可以立即对多晶材料-触点裕度进行量化。即使多晶材料-触点短路电阻对于边缘上的短路触点(例如16c)比对于适当目标的(targeted)“触点-多晶材料”(例如16d)大得多，该测试结构的模拟响应将取决于多晶材料-触点裕度的连续、均匀增加的方式。

因此，考虑到：在测试结构(已知的)山设置的最大多晶材料-触点距离时的多晶材料-触点短路的概率是0％，而在目标的“触点-多晶材料”时的多晶材料-触点短路的概率是100％，将均匀的模拟函数(由多晶材料曲折电阻来限定)限定在这两者之间，这在给定电压时的单次模拟测量中有效地提供了所需的参量数据，以使能够确定感兴趣的集成电路管芯的临界多晶材料-触点距离(或它们的可接受裕度)；或者换句话说，因而可以作为其结果，根据多晶材料-触点短路概率，对分别形成集成电路管芯的多晶材料区和触点区的层的未对准程度(或这些层之间所得到的有效距离)进行量化。

可以将端子B用于测量总曲折电阻，但是该附加测量不是严格必须的。

上述测试结构要求最少数目的焊盘和仅要求一次单次测量的事实，使测量多晶材料-触点短路问题非常成本有效。应该理解的是，尽管在图2所示的示例实施例中，每一个触点组16a至16d均包括4个触点16，可以将不同数目的触点用于每一组中，本发明在这方面没有任何限制。

本发明测试结构的基本概念也可以用于在诸如图4a和图4b所示的那些结构之类的器件结构中的通路-金属覆盖。图4a示出了包括平行的两组金属线的器件结构，第一(或底部)线用参考数字20来表示，而第二(或顶部)线用参考数字22来表示，其中相应的顶部和底部线20、22通过通路24相连。如所示出的那样，在底部金属线20和通路24之间(图4a)或顶部金属线22和通路24(图4b)之间可能发生金属-通路短路，以及图4a和图4b中的d分别表示相对于底部金属线20和顶部金属线22的通路-金属短路临界距离。

参考图5，用于测量通路-金属对准的、根据本发明示例实施例的电学测试结构与用于测量多晶材料-触点对准的、参考图2所述的电学测量结构是相似的。因此，该结构包括按照曲折结构的、相对较窄宽度的金属线30(考虑金属表面电阻率，调整其长度)，在第一末端A和第二末端B之间，金属线30包括多个实质平行的、实质水平的区32和多个连接部分34。

对于金属线30的每一个水平区32，设置了一组通路36，将该通路放置为相对于各个水平区32的不同距离，如所示出的那样。应该理解的是，将通路36设置在第二、相对较宽的金属线38上。在图5所示的示例实施例中，每一个通路组36a至36d和金属线30的相应水平区32之间的距离顺序地减少，如参考图2所示的典型测试结构所述。如前面所述，端子A(金属曲折30的第一末端)和端子C(在第二金属线38上)之间电阻的单次测量足够估计金属曲折30直到第一短路通路组的长度。换句话说，端子A和端子C之间的单次测量足够确定临界通路-金属距离d。因此，可以立即对通路-金属裕度进行量化。

参考图6，根据本发明第三示例实施例的测试结构(用于测量这种情况下的多晶材料-触点对准，但是相同的原理应用于相似的测量结构，用于测量通路-金属对准)在很多方面与图2所示的模拟测试结构类似，并且相同的元件用相同的参考符号表示。然而，在这种情况下，对每一个触点组16a、16b、16c、16d设置了许多附加端子17a、17b、17c、17d(或“指状物”)。可以将这些“指状物”用于测量各个触点组和端子A之间(即，端子A至端子D1，端子A至端子D2，等等)的单独电阻，可以将所述单独测量用于校准测试结构。

参考图7，根据本发明第四示例实施例的测试结构(再次用于测量这种情况下的多晶材料-触点对准，但是相同的原理应用于相似的测量结构，用于测量通路-金属对准)在很多方面与图2所示的模拟测试结构类似，并且相同的元件用相同的参考符号表示。然而，在这种情况下，对多晶材料曲折10的每一个水平区12设置了两组触点16，在每一个相应水平区12的两侧上各一组。这使得能够同时测量正的和负的未对准。在这种情况下，可能需要调整多晶材料曲折10的宽度，以便允许如设计准则所指定的最小触点-触点距离(即，在所示示例中，多晶材料10在与触点相邻的那部分中较宽)。

应该注意的是，上述实施例所示不是限制本发明，本领域的普通技术人员在不脱离所附权利要求所限的本发明范围的情况下，将能够设计许多替代实施例。在权利要求中，不应该将括号中放置的任意参考符号解释为限制权利要求。术语“包括”等不排除在任何权利要求或说明书中整体所列元件或步骤以外的元件或步骤的存在。单数的元件不排除多个该元件，反之亦然。本发明可以借助于包括数个不同元件的硬件来实现，以及借助于合适编程的计算机来实现。在列举了几种手段的设备权利要求中，可以将这些手段中的几个由一个或相同项目的硬件来具体实现。唯一的事实在于在多个彼此不同的从属权利要求引用的某些措施不表示不能有利地使用这些措施的组合。

Claims (18)

1.一种获得参量测试数据的方法，用于监测在集成电路管芯上限定两个相应非接触部件类型的衬底上连续沉积的第一和第二材料层的对准，所述方法包括：

-设置包括导电第一线路(18)、所述第一材料层材料的第二线路(10)和多个部件区(16a、16b、16c、16d)的测试结构，每一个部件区均包括由所述第二材料层限定的、并且相对于所述材料的第二线路(10)被设置在所述导电第一线路(18)上的一个或更多个部件(16)，其中第一部件区(16a)位于与所述材料的第二线路(10)相距第一距离处，以及第二部件区(16d)位于与所述材料的第二线路(10)相接触处，所述材料的第二线路(10)限定了所述第一和第二部件区(16a、16d)之间的电阻；

-在所述导电第一线路(18)和所述材料的第二线路(10)之间执行单次的模拟测量，以便测量其间的电阻，所述电阻表示所述第一和第二材料层之间取决于其间距离发生短路的概率。

2.根据权利要求1所述的方法，其中，一个或更多个第三部件区(16b、16c)位于所述第一和第二部件区(16a、16d)之间，所述一个或更多个第三部件区(16b、16c)位于与所述材料的第二线路(10)相距小于所述第一距离的距离处。

3.根据权利要求2所述的方法，其中，两个或更多个第三部件区(16b、16c)按照与所述材料的第二线路(10)相距逐次变小的距离，位于所述第一和第二部件区(16a、16a)之间。

4.根据权利要求1所述的方法，其中，每一对部件区(16a、16b、16c、16d)之间的所述材料的第二线路(10)的电阻至少是所述第一和第二材料层之间的短路电阻的量级。

5.根据权利要求1所述的方法，其中，所述材料的第二线路(10)的电阻取决于材料的第二线路的相应长度。

6.根据权利要求1所述的方法，其中，所述材料的第二线路(10)被设置为曲折结构，具有两个或更多个延长部分，在所述延长部分之间具有相应的连接部分。

7.根据权利要求6所述的方法，其中，所述至少一个部件区(16a、16b、16c、16d)相对于所述材料的第二线路(10)的每一个延长部分而设置。

8.根据权利要求6所述的方法，其中，所述材料的第二线路(10)的所述延长部分横越所述材料的导电第一线路(18)。

9.根据权利要求1所述的方法，其中，每一个部件区(16a、16b、16c、16d)包括一行相应的部件(16)，位于相对于所述材料的第二线路(10)的相应延长部分的位置。

10.根据权利要求1所述的方法，其中，两个部件区(16a、16f)相对于所述材料的第二线路(10)的每一个延长部分而设置，其两侧各一个。

11.根据权利要求1所述的方法，其中，在所述材料的第二线路(10)的第一末端和所述导电第一线路(18)之间获得所述单次模拟测量。

12.根据权利要求11所述的方法，其中，在所述材料的第二线路(10)的所述第一末端和第二末端之间执行附加的测量，以确定所述材料的第二线路(10)的总电阻。

13.根据权利要求11所述的方法，其中，执行所述材料的第二线路(10)的选定部分的单独电阻的测量，以便能够校准测试结构。

14.一种在根据权利要求1的方法使用的测试结构，所述测试结构包括导电第一线路(18)、所述第一材料层材料的第二线路(10)、和多个部件区(16a、16d)，每一个部件区(16a、16d)均包括由所述第二材料层限定的、并且相对于所述材料的第二线路(10)被设置在所述导电第一线路(18)上的一个或多个部件(16)，其中第一部件区(16a)位于与所述材料的第二线路(10)相距第一距离处，以及第二部件区(16d)位于与所述材料的第二线路(10)相接触处，所述材料的第二线路(10)限定了所述第一和第二部件区(16a、16d)之间的电阻，所述测试结构还包括使得能够在所述导电第一线路(18)和所述材料的第二线路(10)之间执行单次的模拟测量的装置，以便测量其间的电阻。

15.一种方法，用于使用通过根据权利要求1所述的方法获得的参量数据，监测半导体器件结构的第一和第二沉积层的对准。

16.一种设备，用于使用通过根据权利要求1所述的方法获得的参量数据，监测半导体器件结构的第一和第二沉积层的对准。

17.一种制作包括多个半导体器件结构的集成电路管芯的方法，所述方法包括：使用通过根据权利要求1所述的方法获得的参量数据，监测一个或更多个半导体器件结构的第一和第二沉积层的对准。

18.一种集成电路管芯，该集成电路管芯包括多个半导体器件结构，并通过包括以下步骤的方法制造：使用通过根据权利要求1所述的方法获得的参量数据，监测一个或更多个半导体器件结构的第一和第二沉积层的对准。

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