JP3363082B2 - パターンの合わせずれの電気的測定方法 - Google Patents
パターンの合わせずれの電気的測定方法Info
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- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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Description
【０００１】
【発明の属する技術分野】この発明は、リソグラフィー
技術に関し、特に合わせずれ誤差測定に使用される合わ
せずれの電気的測定方法に関するものである。
技術に関し、特に合わせずれ誤差測定に使用される合わ
せずれの電気的測定方法に関するものである。
【０００２】
【従来の技術】従来より、半導体デバイスの露光工程の
合わせずれを測定する際には、合わせずれ量測定用パタ
ーンの電気抵抗値により測定されている。例えば、Ｉ．
Ｊ．ＳＴＥＭＰ， Ｋ．Ｈ．ＮＩＣＨＯＬＡＳ， Ｈ．
Ｅ．ＢＲＯＣＫＭＡＮによる、ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＡＮ ＤＥＶＩＣＥ
Ｓ，ＶＯＬ．ＥＤ−２６，ＮＯ．４，ＡＰＲＩＬ １９
７９， Ｐ７２９〜７３２に記載の、“Ａｕｔｏｍａｔ
ｉｃ ｔｅｓｔｉｎｇ ａｎｄ Ａｎａｌｙｓｉｓ ｏ
ｆ Ｍｉｓｒｅｇｉｓｔｒａｔｉｏｎｓ Ｆｏｕｎｄ
ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｒｏｃｅｓｓｉ
ｎｇ”と題された技術では、合わせずれの測定精度は２
０ｎｍであるとされており、またこの測定精度で十分で
あるものとしている。
合わせずれを測定する際には、合わせずれ量測定用パタ
ーンの電気抵抗値により測定されている。例えば、Ｉ．
Ｊ．ＳＴＥＭＰ， Ｋ．Ｈ．ＮＩＣＨＯＬＡＳ， Ｈ．
Ｅ．ＢＲＯＣＫＭＡＮによる、ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＡＮ ＤＥＶＩＣＥ
Ｓ，ＶＯＬ．ＥＤ−２６，ＮＯ．４，ＡＰＲＩＬ １９
７９， Ｐ７２９〜７３２に記載の、“Ａｕｔｏｍａｔ
ｉｃ ｔｅｓｔｉｎｇ ａｎｄ Ａｎａｌｙｓｉｓ ｏ
ｆ Ｍｉｓｒｅｇｉｓｔｒａｔｉｏｎｓ Ｆｏｕｎｄ
ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｒｏｃｅｓｓｉ
ｎｇ”と題された技術では、合わせずれの測定精度は２
０ｎｍであるとされており、またこの測定精度で十分で
あるものとしている。
【０００３】しかし、最近の半導体デバイスのデザイン
を考慮すると、測定精度は少なくとも５ｎｍは必要であ
り、将来的に計画されているデバイスでは、１ｎｍの測
定精度が必要となってくる。したがって、現在の測定精
度に対して、より高精度に測定できるための工夫が必要
である。
を考慮すると、測定精度は少なくとも５ｎｍは必要であ
り、将来的に計画されているデバイスでは、１ｎｍの測
定精度が必要となってくる。したがって、現在の測定精
度に対して、より高精度に測定できるための工夫が必要
である。
【０００４】
【発明が解決しようとする課題】このような合わせずれ
を高精度に測定するための工夫として、上述した文献の
技術では、四端子法による抵抗値測定による測定精度向
上を期待している。しかしながら、実際には四端子法は
用いておらず、また測定用のパターン例も示されてはい
ない。
を高精度に測定するための工夫として、上述した文献の
技術では、四端子法による抵抗値測定による測定精度向
上を期待している。しかしながら、実際には四端子法は
用いておらず、また測定用のパターン例も示されてはい
ない。
【０００５】また、投影光学系の収差の影響により、パ
ターンは、その粗密の程度によって転写位置がずれてし
まうものである。上述した文献では、孤立パターンでず
れ量を測定しており、実際のデバイスパターンとは密度
が異なる。そのため、測定値は信用できないものとな
る。
ターンは、その粗密の程度によって転写位置がずれてし
まうものである。上述した文献では、孤立パターンでず
れ量を測定しており、実際のデバイスパターンとは密度
が異なる。そのため、測定値は信用できないものとな
る。
【０００６】したがって、この発明の目的は、実際のデ
バイスパターンと同じ密度で測定でき、実パターンの合
わせ精度をより高精度で測定することのできる半導体デ
バイスの合わせずれの電気的特性方法を提供することで
ある。
バイスパターンと同じ密度で測定でき、実パターンの合
わせ精度をより高精度で測定することのできる半導体デ
バイスの合わせずれの電気的特性方法を提供することで
ある。
【０００７】
【課題を解決するための手段】すなわち、請求項１に記
載の発明によれば、第１層目の測定パターンを形成し
て、上記第１層目の測定パターン上に第２層目の測定パ
ターンを形成する第１の工程と、少なくとも上記第１層
目若しくは第２層目の測定パターンの何れかに設けられ
た端子間の電気抵抗を測定する第２の工程と、この測定
された電気抵抗値から上記第１層目の測定パターンと第
２層目の測定パターンとの合わせずれを算出する第３の
工程とを具備するパターンの合わせずれの電気的測定方
法に於いて、上記第１の工程は、上記第１層目及び第２
層目の測定パターンの少なくとも一方の測定パターン
を、少なくとも２本以上のパターンを有して形成するこ
とを特徴とする。
載の発明によれば、第１層目の測定パターンを形成し
て、上記第１層目の測定パターン上に第２層目の測定パ
ターンを形成する第１の工程と、少なくとも上記第１層
目若しくは第２層目の測定パターンの何れかに設けられ
た端子間の電気抵抗を測定する第２の工程と、この測定
された電気抵抗値から上記第１層目の測定パターンと第
２層目の測定パターンとの合わせずれを算出する第３の
工程とを具備するパターンの合わせずれの電気的測定方
法に於いて、上記第１の工程は、上記第１層目及び第２
層目の測定パターンの少なくとも一方の測定パターン
を、少なくとも２本以上のパターンを有して形成するこ
とを特徴とする。
【０００８】請求項２に記載の発明によれば、請求項１
に記載の上記第２の工程は四端子法を用いて測定するこ
とを特徴とする。請求項３に記載の発明によれば、上記
第１の工程は、少なくとも２本以上のパターンを有して
形成された測定パターンが、高密度に隣接して配置され
ることを特徴とする。
に記載の上記第２の工程は四端子法を用いて測定するこ
とを特徴とする。請求項３に記載の発明によれば、上記
第１の工程は、少なくとも２本以上のパターンを有して
形成された測定パターンが、高密度に隣接して配置され
ることを特徴とする。
【０００９】また、請求項４に記載の発明は、第１層目
の測定パターンを形成して、上記第１層目の測定パター
ン上に第２層目の測定パターンを形成する第１の工程
と、少なくとも上記第１層目若しくは第２層目の測定パ
ターンの何れかに設けられた端子間の電気抵抗を測定す
る第２の工程と、この測定された電気抵抗値から上記第
１層目の測定パターンと第２層目の測定パターンとの合
わせずれを算出する第３の工程とを具備するパターンの
合わせずれの電気的測定方法に於いて、上記第１の工程
は、上記第１層目及び第２層目の測定パターンの少なく
とも一方の測定パターンを、少なくとも２本以上のパタ
ーンを有して形成し、且つ上記測定用パターンは、プラ
ス方向のずれとマイナス方向のずれに対して別々のパタ
ーンを用いて形成することを特徴とする。
の測定パターンを形成して、上記第１層目の測定パター
ン上に第２層目の測定パターンを形成する第１の工程
と、少なくとも上記第１層目若しくは第２層目の測定パ
ターンの何れかに設けられた端子間の電気抵抗を測定す
る第２の工程と、この測定された電気抵抗値から上記第
１層目の測定パターンと第２層目の測定パターンとの合
わせずれを算出する第３の工程とを具備するパターンの
合わせずれの電気的測定方法に於いて、上記第１の工程
は、上記第１層目及び第２層目の測定パターンの少なく
とも一方の測定パターンを、少なくとも２本以上のパタ
ーンを有して形成し、且つ上記測定用パターンは、プラ
ス方向のずれとマイナス方向のずれに対して別々のパタ
ーンを用いて形成することを特徴とする。
【００１０】請求項５に記載の発明は、上記第２の工程
は四端子法を用いて測定することを特徴とする。更に、
請求項６に記載の発明は、第１層目の測定パターンを形
成して、上記第１層目の測定パターン上に第２層目の測
定パターンを形成する第１の工程と、少なくとも上記第
１層目若しくは第２層目の測定パターンの何れかに設け
られた端子間の電気抵抗を測定する第２の工程と、この
測定された電気抵抗値から上記第１層目の測定パターン
と第２層目の測定パターンとの合わせずれを算出する第
３の工程とを具備するパターンの合わせずれの電気的測
定方法に於いて、上記第１の工程は、上記第１層目の測
定パターンを少なくとも２本以上のパターンを有して形
成し、上記第２層目の測定パターンを上記第１層目の測
定パターンのパターンの長手方向に分割したメインパタ
ーン部及びサブパターン部を形成することを特徴とす
る。請求項７に記載の発明によれば、上記第２の工程は
四端子法を用いて測定することを特徴とする。
は四端子法を用いて測定することを特徴とする。更に、
請求項６に記載の発明は、第１層目の測定パターンを形
成して、上記第１層目の測定パターン上に第２層目の測
定パターンを形成する第１の工程と、少なくとも上記第
１層目若しくは第２層目の測定パターンの何れかに設け
られた端子間の電気抵抗を測定する第２の工程と、この
測定された電気抵抗値から上記第１層目の測定パターン
と第２層目の測定パターンとの合わせずれを算出する第
３の工程とを具備するパターンの合わせずれの電気的測
定方法に於いて、上記第１の工程は、上記第１層目の測
定パターンを少なくとも２本以上のパターンを有して形
成し、上記第２層目の測定パターンを上記第１層目の測
定パターンのパターンの長手方向に分割したメインパタ
ーン部及びサブパターン部を形成することを特徴とす
る。請求項７に記載の発明によれば、上記第２の工程は
四端子法を用いて測定することを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。初めに、四端子法による合わせ
ずれの測定原理について説明する。図２は、四端子法に
よる合わせ測定原理を説明するもので、図示されるよう
なパターン１０が、第１層目に導電膜として形成されて
いる。そして、このパターン１０から延出された形状で
複数の端子１〜７が電極として形成されている。
実施の形態を説明する。初めに、四端子法による合わせ
ずれの測定原理について説明する。図２は、四端子法に
よる合わせ測定原理を説明するもので、図示されるよう
なパターン１０が、第１層目に導電膜として形成されて
いる。そして、このパターン１０から延出された形状で
複数の端子１〜７が電極として形成されている。
【００１２】次に、第２層目のパターンが抜きパターン
として転写され、図３に示されるようなパターン１０が
形成される。このとき、第２層目のパターン１１によっ
て抜きパターンとなる部分は、端子２、３と端子６、５
間の中央になるべきである。しかしながら、合わせずれ
があると、第２層目のパターン１１は、図３に示される
ように、第１層目のパターン１０の中央からずれた位置
（この場合中央より右側にずれた位置）に抜きパターン
が形成される。
として転写され、図３に示されるようなパターン１０が
形成される。このとき、第２層目のパターン１１によっ
て抜きパターンとなる部分は、端子２、３と端子６、５
間の中央になるべきである。しかしながら、合わせずれ
があると、第２層目のパターン１１は、図３に示される
ように、第１層目のパターン１０の中央からずれた位置
（この場合中央より右側にずれた位置）に抜きパターン
が形成される。
【００１３】ここで、端子２と端子３間の距離をｌm 、
抵抗値をＲm 、端子５と端子６間の距離をｌp 、抵抗値
をＲp とし、シート抵抗をρ、第２層目パターン１１の
中央からのずれ量をΔｘとすると、合わせずれがゼロの
ときの端子間の線幅がＷであるとしてＲm ＝ρｌm ／
（Ｗ＋Δｘ）であり、またＲp ＝ρｌp ／（Ｗ−Δｘ）
が成り立つ。この２つの式から下記（１）式が成立す
る。 Δｘ＝１／２（ρ（（ｌm ／Ｒm ）−（ｌp ／Ｒp ）） …（１） これにより、抵抗値Ｒm とＲp を測定することで、第１
層目のパターン１０と第２層目のパターン１１の位置ず
れ量を知ることができる。
抵抗値をＲm 、端子５と端子６間の距離をｌp 、抵抗値
をＲp とし、シート抵抗をρ、第２層目パターン１１の
中央からのずれ量をΔｘとすると、合わせずれがゼロの
ときの端子間の線幅がＷであるとしてＲm ＝ρｌm ／
（Ｗ＋Δｘ）であり、またＲp ＝ρｌp ／（Ｗ−Δｘ）
が成り立つ。この２つの式から下記（１）式が成立す
る。 Δｘ＝１／２（ρ（（ｌm ／Ｒm ）−（ｌp ／Ｒp ）） …（１） これにより、抵抗値Ｒm とＲp を測定することで、第１
層目のパターン１０と第２層目のパターン１１の位置ず
れ量を知ることができる。
【００１４】ここで、精度良く合わせずれ量を知るため
には、抵抗値を精密に測定する必要がある。そのため、
上記抵抗値を四端子法によって測定する。例えば、端子
７がグラウンドに接地され、端子１から電流Ｉm 、端子
４から電流Ｉp から流れるようにすると、端子２−３間
及び端子５−６間にそれぞれ電圧Ｖm とＶp が発生す
る。すなわち、 Ｒm ＝Ｖm ／Ｉm …（２） Ｒp ＝Ｖp ／Ｉp …（３） である。
には、抵抗値を精密に測定する必要がある。そのため、
上記抵抗値を四端子法によって測定する。例えば、端子
７がグラウンドに接地され、端子１から電流Ｉm 、端子
４から電流Ｉp から流れるようにすると、端子２−３間
及び端子５−６間にそれぞれ電圧Ｖm とＶp が発生す
る。すなわち、 Ｒm ＝Ｖm ／Ｉm …（２） Ｒp ＝Ｖp ／Ｉp …（３） である。
【００１５】また、上記（２）式及び（３）式より、下
記（４）式が得られる。 Δｘ＝１／２（ρ（（ｌm Ｉm ／Ｖm ） −（ｌp Ｉp ／Ｖp ））） …（４） このように、電圧Ｖm 及びＶp 、電流Ｉm 及びＩp を測
定することによって、ずれ量Δｘを知ることができる。
或いは、端子７は用いずに、端子１−４間に共通の電流
Ｉを流すことにすると、上記（４）式は下記（５）式の
ようになる。
記（４）式が得られる。 Δｘ＝１／２（ρ（（ｌm Ｉm ／Ｖm ） −（ｌp Ｉp ／Ｖp ））） …（４） このように、電圧Ｖm 及びＶp 、電流Ｉm 及びＩp を測
定することによって、ずれ量Δｘを知ることができる。
或いは、端子７は用いずに、端子１−４間に共通の電流
Ｉを流すことにすると、上記（４）式は下記（５）式の
ようになる。
【００１６】
Δｘ＝１／２（ρＩ（（ｌm ／Ｖm ）−（ｌp ／Ｖp ）））…（５）
このように、やはりずれ量Δｘを求めることができる。
この発明は、こうした原理に基いてなされるものであ
る。
この発明は、こうした原理に基いてなされるものであ
る。
【００１７】次に、この発明の第１の実施の形態につい
て説明する。図４はパターンへの露光例を示した図であ
り、図５は上記露光後のパターンを示した図である。
て説明する。図４はパターンへの露光例を示した図であ
り、図５は上記露光後のパターンを示した図である。
【００１８】この発明では、実際のデバイス密度と同じ
パターン密度での合わせずれ量を測定するようにしてい
る。このため、上述した原理説明のように、ずれ量をプ
ラス側とマイナス側を同一パターンから測定することが
できない場合がある。このため、以下に述べる実施の形
態では、次のような四端子法による抵抗値測定パターン
により合せずれ量が測定される。
パターン密度での合わせずれ量を測定するようにしてい
る。このため、上述した原理説明のように、ずれ量をプ
ラス側とマイナス側を同一パターンから測定することが
できない場合がある。このため、以下に述べる実施の形
態では、次のような四端子法による抵抗値測定パターン
により合せずれ量が測定される。
【００１９】この測定方法について、図４及び図５と、
図１のフローチャートを参照して説明する。図４に於い
て、第１層目のパターン１３には４つの端子１４、１
５、１６、１７が形成されている。同様に、第１層目の
パターン２０には４つの端子２１、２２、２３、２４が
形成されている。これらのパターン１３、２０は同一形
状をしているものとする。
図１のフローチャートを参照して説明する。図４に於い
て、第１層目のパターン１３には４つの端子１４、１
５、１６、１７が形成されている。同様に、第１層目の
パターン２０には４つの端子２１、２２、２３、２４が
形成されている。これらのパターン１３、２０は同一形
状をしているものとする。
【００２０】そして、ステップＳ１に於いて、これらの
パターン１３及び２０に対して露光がなされる。すなわ
ち、端子１４〜１７を有するパターン１３と、端子２１
〜２４を有するパターン２０に対して１回目の露光が行
われる。次いで、第２層目のパターン２５及び２６に対
して２回目の露光が行われる。
パターン１３及び２０に対して露光がなされる。すなわ
ち、端子１４〜１７を有するパターン１３と、端子２１
〜２４を有するパターン２０に対して１回目の露光が行
われる。次いで、第２層目のパターン２５及び２６に対
して２回目の露光が行われる。
【００２１】ここで、２回目の露光は、ｘ方向のプラス
側、マイナス側のずれを考慮して、パターン１３、２０
に於いてｘ方向で異なる側にパターン２５、２６が配置
されて露光がなされるようになっている。すなわち、パ
ターン１３の場合はパターン２５は下側に、また、パタ
ーン２０の場合はパターン２６は上側に配置される。
側、マイナス側のずれを考慮して、パターン１３、２０
に於いてｘ方向で異なる側にパターン２５、２６が配置
されて露光がなされるようになっている。すなわち、パ
ターン１３の場合はパターン２５は下側に、また、パタ
ーン２０の場合はパターン２６は上側に配置される。
【００２２】この後、ステップＳ２に於いて上記パター
ン１３及び２０に現像が行われ、更にステップＳ３にて
エッチングが行われる。これらによって、図５に示され
るような、異なる形状のパターン１３′及び２０′が形
成される。この場合、パターン２５及び２６の合わせず
れによって、上記パターン１３′及び２０′の幅はｗ1
及びｗ2 が得られる。
ン１３及び２０に現像が行われ、更にステップＳ３にて
エッチングが行われる。これらによって、図５に示され
るような、異なる形状のパターン１３′及び２０′が形
成される。この場合、パターン２５及び２６の合わせず
れによって、上記パターン１３′及び２０′の幅はｗ1
及びｗ2 が得られる。
【００２３】次いで、ステップＳ４にて、パターン１
３′に於ける端子１５、１６間について、抵抗値が測定
される。例えば、端子１４と１７の間に電流Ｉを流し、
端子１５、１６間の電圧Ｖ1 が測定される。同様にし
て、パターン２０′に於ける端子２２、２３間につい
て、抵抗値が測定される。例えば、端子２１と２４の間
に電流Ｉを流して、端子２２、２３間の電圧Ｖ2 が測定
される。この場合、パターン１３′とパターン２０′
は、図５に示されるようにそのパターン幅がｗ1 及びｗ
2 と異なっており、このずれによって上記電圧Ｖ1 、Ｖ
2 の差が生じることがわかる。
３′に於ける端子１５、１６間について、抵抗値が測定
される。例えば、端子１４と１７の間に電流Ｉを流し、
端子１５、１６間の電圧Ｖ1 が測定される。同様にし
て、パターン２０′に於ける端子２２、２３間につい
て、抵抗値が測定される。例えば、端子２１と２４の間
に電流Ｉを流して、端子２２、２３間の電圧Ｖ2 が測定
される。この場合、パターン１３′とパターン２０′
は、図５に示されるようにそのパターン幅がｗ1 及びｗ
2 と異なっており、このずれによって上記電圧Ｖ1 、Ｖ
2 の差が生じることがわかる。
【００２４】次に、ステップＳ５に於いて、上記測定に
より得られた値から、合わせずれ量が計算される。この
場合、ｘ方向の合わせずれによるずれ量Δｘは、上記
（５）式より、シート抵抗をρ、端子間の距離が２つの
パターンで等しくｌとすると、 Δｘ＝１／２（ρＩｌ（（１／Ｖm ）−（１／Ｖp ））） …（６） で求められる。このように、パターン１３′及び２０′
の２種類を用意して、それぞれのずれ量を測定すること
により、ずれ方向が正と負の場合の誤差を防止すること
ができる。
より得られた値から、合わせずれ量が計算される。この
場合、ｘ方向の合わせずれによるずれ量Δｘは、上記
（５）式より、シート抵抗をρ、端子間の距離が２つの
パターンで等しくｌとすると、 Δｘ＝１／２（ρＩｌ（（１／Ｖm ）−（１／Ｖp ））） …（６） で求められる。このように、パターン１３′及び２０′
の２種類を用意して、それぞれのずれ量を測定すること
により、ずれ方向が正と負の場合の誤差を防止すること
ができる。
【００２５】また、上述した測定方法とは別に、幅Ｗの
異なるパターン（１回目の露光時のみ）を作成しておけ
ば、較正用に利用することができる。次に、この発明の
第２の実施の形態を説明する。
異なるパターン（１回目の露光時のみ）を作成しておけ
ば、較正用に利用することができる。次に、この発明の
第２の実施の形態を説明する。
【００２６】通常、高集積メモリのような半導体デバイ
スでは、パターン密度が大変高いものとなっている。こ
の発明では、実際のデバイスパターンと同程度の密度状
態での位置ずれを測定するため、第２の実施の形態で
は、第１層目のパターンを図６に示されるような繰り返
しパターンとして形成する。
スでは、パターン密度が大変高いものとなっている。こ
の発明では、実際のデバイスパターンと同程度の密度状
態での位置ずれを測定するため、第２の実施の形態で
は、第１層目のパターンを図６に示されるような繰り返
しパターンとして形成する。
【００２７】このパターン３０の繰り返し本数は、デバ
イスによって必要な回数とする。また、このパターン３
０には、四端子法による抵抗測定のための端子３１、３
２、３３、３４が形成されている。
イスによって必要な回数とする。また、このパターン３
０には、四端子法による抵抗測定のための端子３１、３
２、３３、３４が形成されている。
【００２８】これに対し、抜きパターンとしての第２層
目のパターンは図７に示されるように形成される。この
第２層目のパターンは、図示のごとくｙ方向に長く形成
されたメインパターン３５と、短く形成されたサブパタ
ーン３６とが複数組用意されて成る。
目のパターンは図７に示されるように形成される。この
第２層目のパターンは、図示のごとくｙ方向に長く形成
されたメインパターン３５と、短く形成されたサブパタ
ーン３６とが複数組用意されて成る。
【００２９】図８は、上述した第１層目のパターン３０
上に第２層目のメインパターン３５及びサブパターン３
６が転写された状態のパターンを示したもので、第１層
目のパターン３０上に抜きパターンが転写されてエッチ
ングされた後の、最終的なパターンである。
上に第２層目のメインパターン３５及びサブパターン３
６が転写された状態のパターンを示したもので、第１層
目のパターン３０上に抜きパターンが転写されてエッチ
ングされた後の、最終的なパターンである。
【００３０】第２層目のパターンがメインパターン３５
とサブパターン３６に分割されているのは、次の理由に
よる。仮に、サブパターン３６が存在しないものとする
と、第２層目のパターンが図示ｙ方向に位置ずれを起こ
している場合、第１層目のパターン３０の折り返し部分
の線幅が変わってしまうことになる。したがって、ｘ方
向の測定がｙ方向のずれ量の影響を受ける。
とサブパターン３６に分割されているのは、次の理由に
よる。仮に、サブパターン３６が存在しないものとする
と、第２層目のパターンが図示ｙ方向に位置ずれを起こ
している場合、第１層目のパターン３０の折り返し部分
の線幅が変わってしまうことになる。したがって、ｘ方
向の測定がｙ方向のずれ量の影響を受ける。
【００３１】これに対し、第２層目のパターンにサブパ
ターン３６を設けると、第１層目のパターン３０の折り
返し部の線幅が一定に保たれる。このため、ｙ方向に位
置ずれが生じても抵抗値が変わらないので、ｘ方向の測
定にｙ方向のずれが影響することがない。
ターン３６を設けると、第１層目のパターン３０の折り
返し部の線幅が一定に保たれる。このため、ｙ方向に位
置ずれが生じても抵抗値が変わらないので、ｘ方向の測
定にｙ方向のずれが影響することがない。
【００３２】そして、図８に示される最終的なパターン
に於いて、例えば端子３１と端子３４の間に電流が流さ
れ、端子３２と端子３３間の電圧が測定される。この電
流値と電圧値から、抵抗値が求められる。
に於いて、例えば端子３１と端子３４の間に電流が流さ
れ、端子３２と端子３３間の電圧が測定される。この電
流値と電圧値から、抵抗値が求められる。
【００３３】一方、この例では、例えば、ずれがプラス
方向に生じた場合には線幅が細くなる測定パターンと、
ずれがマイナス方向に生じた場合には線幅が太くなる測
定パターンの２種類を用意しておく。すると、これら２
種類のパターンから得られる２つの結果を、校正用に別
に用意したパターンと比較することによって、合わせず
れ量を求めることができる。
方向に生じた場合には線幅が細くなる測定パターンと、
ずれがマイナス方向に生じた場合には線幅が太くなる測
定パターンの２種類を用意しておく。すると、これら２
種類のパターンから得られる２つの結果を、校正用に別
に用意したパターンと比較することによって、合わせず
れ量を求めることができる。
【００３４】次に、この発明の第３の実施の形態につい
て説明する。この第３の実施の形態では、第１層目、第
２層目共に、測定パターンの外側にパターンの繰り返し
性が維持できるようなパターンを配置するものである。
て説明する。この第３の実施の形態では、第１層目、第
２層目共に、測定パターンの外側にパターンの繰り返し
性が維持できるようなパターンを配置するものである。
【００３５】例えば、図３に示されるパターンに於い
て、第２層目のパターンを１本ではなく、複数本のパタ
ーンとすることができる。図９に於いて、第１層目のパ
ターン４０は、複数個の端子４１、４２、４３、４４、
４５、４６及び４７を有して形成されている。そして、
上記パターン４１上に第２層目のメインパターン５０が
形成されると共に、このメインパターン５０の両側に複
数個の第２層目の隣接パターン５１が形成される。これ
は、隣接パターン５１をメインパターン５０の両側に隣
接して高密度に配置することにより、実際のデバイスパ
ターンに近いものと考えることができる。
て、第２層目のパターンを１本ではなく、複数本のパタ
ーンとすることができる。図９に於いて、第１層目のパ
ターン４０は、複数個の端子４１、４２、４３、４４、
４５、４６及び４７を有して形成されている。そして、
上記パターン４１上に第２層目のメインパターン５０が
形成されると共に、このメインパターン５０の両側に複
数個の第２層目の隣接パターン５１が形成される。これ
は、隣接パターン５１をメインパターン５０の両側に隣
接して高密度に配置することにより、実際のデバイスパ
ターンに近いものと考えることができる。
【００３６】この場合、端子４１と端子４４間に電流が
流され、端子４２、端子４３間の抵抗値と端子４５、端
子４６間の抵抗値から、プラス方向とマイナス方向の線
幅値が求められる。そして、その線幅値の結果から、合
わせずれ量が求められる。ここで、線幅の求め方につい
ては、例えば、Ｊ．Ｉｂａ， Ｋ．Ｈａｓｈｉｍｏｔ
ｏ， Ｒ．Ｆｅｒｇｕｓｏｎ， Ｔ．Ｙａｎａｇｉｓａ
ｗａ， Ｄ．Ｓａｍｕｅｌｓらによる“Ｅｌｅｃｔｒｉ
ｃａｌ Ｃｈａｒａｃｔｅｒｕｚａｔｉｏｎ ｏｆ Ａ
ｃｒｏｓ−Ｆｉｅｌｄ Ｌｉｔｈｏｇｒａｐｈｉｃ Ｐ
ｅｒｆｏｒｍａｎｃｅ ｆｏｒ ２５６Ｍ ｂｉｔ Ｄ
ＲＡＭ Ｔｅｃｈｎｏｌｏｇｉｅｓ，”ＳＰＩＥ Ｐｒ
ｏｃｅｅｄｉｎｇｓ， ｖｏｌ ２５１２， ｐ２１８
に記載されている。
流され、端子４２、端子４３間の抵抗値と端子４５、端
子４６間の抵抗値から、プラス方向とマイナス方向の線
幅値が求められる。そして、その線幅値の結果から、合
わせずれ量が求められる。ここで、線幅の求め方につい
ては、例えば、Ｊ．Ｉｂａ， Ｋ．Ｈａｓｈｉｍｏｔ
ｏ， Ｒ．Ｆｅｒｇｕｓｏｎ， Ｔ．Ｙａｎａｇｉｓａ
ｗａ， Ｄ．Ｓａｍｕｅｌｓらによる“Ｅｌｅｃｔｒｉ
ｃａｌ Ｃｈａｒａｃｔｅｒｕｚａｔｉｏｎ ｏｆ Ａ
ｃｒｏｓ−Ｆｉｅｌｄ Ｌｉｔｈｏｇｒａｐｈｉｃ Ｐ
ｅｒｆｏｒｍａｎｃｅ ｆｏｒ ２５６Ｍ ｂｉｔ Ｄ
ＲＡＭ Ｔｅｃｈｎｏｌｏｇｉｅｓ，”ＳＰＩＥ Ｐｒ
ｏｃｅｅｄｉｎｇｓ， ｖｏｌ ２５１２， ｐ２１８
に記載されている。
【００３７】この第３の実施の形態では、ｘ方向に於け
るプラス方向とマイナス方向を１つのパターンで測定可
能にしたが、図１及び図２に示されたパターンのよう
に、一方向だけ測定可能なパターンを用い、それに対し
て２本以上のパターンを形成して所望の結果を得ること
もできる。
るプラス方向とマイナス方向を１つのパターンで測定可
能にしたが、図１及び図２に示されたパターンのよう
に、一方向だけ測定可能なパターンを用い、それに対し
て２本以上のパターンを形成して所望の結果を得ること
もできる。
【００３８】また、投影光学系の収差の影響により、パ
ターンは、その粗密の程度によって転写位置がずれてし
まうものである。上述したＩ．Ｊ．ＳＴＥＭＰ， Ｋ．
Ｈ．ＮＩＣＨＯＬＡＳ， Ｈ．Ｅ．ＢＲＯＣＫＭＡＮに
よる文献では、孤立パターンでずれ量を測定しており、
実際のデバイスパターンとは密度が異なるため、測定値
は信用できないものとなる。
ターンは、その粗密の程度によって転写位置がずれてし
まうものである。上述したＩ．Ｊ．ＳＴＥＭＰ， Ｋ．
Ｈ．ＮＩＣＨＯＬＡＳ， Ｈ．Ｅ．ＢＲＯＣＫＭＡＮに
よる文献では、孤立パターンでずれ量を測定しており、
実際のデバイスパターンとは密度が異なるため、測定値
は信用できないものとなる。
【００３９】これに対し、上述した実施の形態では、実
際のデバイスパターンと同じ密度で測定可能であるの
で、実際のパターンの合わせ精度を、良い精度で測定す
ることができる。
際のデバイスパターンと同じ密度で測定可能であるの
で、実際のパターンの合わせ精度を、良い精度で測定す
ることができる。
【００４０】
【発明の効果】以上のようにこの発明によれば、以下の
如き効果を得ることができる。請求項１に記載の発明に
よれば、測定用パターンにもパターン密度が考慮できる
ように少なくとも２本のパターンの組から成る測定パタ
ーンを用いて測定するようにしたので、ずれ方向が正と
負の場合の誤差を防止することができる。
如き効果を得ることができる。請求項１に記載の発明に
よれば、測定用パターンにもパターン密度が考慮できる
ように少なくとも２本のパターンの組から成る測定パタ
ーンを用いて測定するようにしたので、ずれ方向が正と
負の場合の誤差を防止することができる。
【００４１】また、請求項２に記載の発明によれば、四
端子法を用いることにより、上記測定パターンの抵抗値
を極めて正確に測定することができる。請求項３に記載
の発明によれば、測定パターンを実際のデバイスパター
ンと同程度の密度に配置することで、一層デバイスパタ
ーンの合わせずれ精度を正確に測定することができる。
端子法を用いることにより、上記測定パターンの抵抗値
を極めて正確に測定することができる。請求項３に記載
の発明によれば、測定パターンを実際のデバイスパター
ンと同程度の密度に配置することで、一層デバイスパタ
ーンの合わせずれ精度を正確に測定することができる。
【００４２】請求項４に記載の発明によれば、プラス方
向とマイナス方向で抵抗値が逆になる測定パターンを用
いて２つの測定値を得ることにより、精度良い測定値を
得ることができる。
向とマイナス方向で抵抗値が逆になる測定パターンを用
いて２つの測定値を得ることにより、精度良い測定値を
得ることができる。
【００４３】また、請求項５に記載の発明によれば、四
端子法を用いることにより、上記測定パターンの抵抗値
を極めて正確に測定することができる。請求項６に記載
の発明によれば、ｘ方向用測定パターンがｙ方向にずれ
たとしても、測定パターンをメインパターンとサブパタ
ーンに分割することで、ｙ方向にずれても抵抗値が変化
しない測定用パターンを作ることができ、正確な値を測
定することができる。
端子法を用いることにより、上記測定パターンの抵抗値
を極めて正確に測定することができる。請求項６に記載
の発明によれば、ｘ方向用測定パターンがｙ方向にずれ
たとしても、測定パターンをメインパターンとサブパタ
ーンに分割することで、ｙ方向にずれても抵抗値が変化
しない測定用パターンを作ることができ、正確な値を測
定することができる。
【図１】この発明の第１の実施の形態でパターンの合わ
せずれの電気的測定方法の動作を説明するフローチャー
トである。
せずれの電気的測定方法の動作を説明するフローチャー
トである。
【図２】四端子法による合わせ測定原理を説明するもの
で、第１層目のパターンを表した図である。
で、第１層目のパターンを表した図である。
【図３】第１層目のパターン上に第２層目のパターンを
露光した状態を表した図である。
露光した状態を表した図である。
【図４】この発明の第１の実施の形態を示すもので、パ
ターンへの露光例を示した図である。
ターンへの露光例を示した図である。
【図５】図４の露光後のパターンを示した図である。
【図６】この発明の第２の実施の形態を示すもので、繰
り返しパターンとして形成された第１層目のパターンを
示した図である。
り返しパターンとして形成された第１層目のパターンを
示した図である。
【図７】図６の第１層目のパターン上に第２層目のメイ
ンパターン及びサブパターンが転写された状態のパター
ンを示した図である。
ンパターン及びサブパターンが転写された状態のパター
ンを示した図である。
【図８】この発明の第２の実施の形態を示すもので、最
終的なパターンを示した図である。
終的なパターンを示した図である。
【図９】この発明の第３の実施の形態を示すもので、最
終的なパターンを示した図である。
終的なパターンを示した図である。
１〜７、１４〜１７、２１〜２４、３１〜３４、４１〜
４７ 端子、 １０ 第１層目のパターン、 １１ 第２層目のパターン、 １３、１３′、２０、２０′、３０ パターン、 ３５、５０ メインパターン、 ３６ サブパターン、 ５１ 隣接パターン。
４７ 端子、 １０ 第１層目のパターン、 １１ 第２層目のパターン、 １３、１３′、２０、２０′、３０ パターン、 ３５、５０ メインパターン、 ３６ サブパターン、 ５１ 隣接パターン。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 尾崎 徹
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(72)発明者 野村 博
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 東木 達彦
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(56)参考文献 特開 平２−5445（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01B 7/00
G03F 9/00
H01L 21/027
Claims (7)
- 【請求項１】 第１層目の測定パターンを形成して、上
記第１層目の測定パターン上に第２層目の測定パターン
を形成する第１の工程と、少なくとも上記第１層目若し
くは第２層目の測定パターンの何れかに設けられた端子
間の電気抵抗を測定する第２の工程と、この測定された
電気抵抗値から上記第１層目の測定パターンと第２層目
の測定パターンとの合わせずれを算出する第３の工程と
を具備するパターンの合わせずれの電気的測定方法に於
いて、 上記第１の工程は、上記第１層目及び第２層目の測定パ
ターンの少なくとも一方の測定パターンを、少なくとも
２本以上のパターンを有して形成することを特徴とする
パターンの合わせずれの電気的測定方法。 - 【請求項２】 上記第２の工程は四端子法を用いて測定
することを特徴とする請求項１に記載のパターンの合わ
せずれの電気的測定方法。 - 【請求項３】 上記第１の工程は、少なくとも２本以上
のパターンを有して形成された測定パターンが、高密度
に隣接して配置されることを特徴とする請求項２に記載
のパターンの合わせずれの電気的測定方法。 - 【請求項４】 第１層目の測定パターンを形成して、上
記第１層目の測定パターン上に第２層目の測定パターン
を形成する第１の工程と、少なくとも上記第１層目若し
くは第２層目の測定パターンの何れかに設けられた端子
間の電気抵抗を測定する第２の工程と、この測定された
電気抵抗値から上記第１層目の測定パターンと第２層目
の測定パターンとの合わせずれを算出する第３の工程と
を具備するパターンの合わせずれの電気的測定方法に於
いて、 上記第１の工程は、上記第１層目及び第２層目の測定パ
ターンの少なくとも一方の測定パターンを、少なくとも
２本以上のパターンを有して形成し、且つ上記測定用パ
ターンは、プラス方向のずれとマイナス方向のずれに対
して別々のパターンを用いて形成することを特徴とする
パターンの合わせずれの電気的測定方法。 - 【請求項５】 上記第２の工程は四端子法を用いて測定
することを特徴とする請求項３に記載のパターンの合わ
せずれの電気的測定方法。 - 【請求項６】 第１層目の測定パターンを形成して、上
記第１層目の測定パターン上に第２層目の測定パターン
を形成する第１の工程と、少なくとも上記第１層目若し
くは第２層目の測定パターンの何れかに設けられた端子
間の電気抵抗を測定する第２の工程と、この測定された
電気抵抗値から上記第１層目の測定パターンと第２層目
の測定パターンとの合わせずれを算出する第３の工程と
を具備するパターンの合わせずれの電気的測定方法に於
いて、 上記第１の工程は、上記第１層目の測定パターンを少な
くとも２本以上のパターンを有して形成し、上記第２層
目の測定パターンを上記第１層目の測定パターンのパタ
ーンの長手方向に分割したメインパターン部及びサブパ
ターン部を形成することを特徴とするパターンの合わせ
ずれの電気的測定方法。 - 【請求項７】 上記第２の工程は四端子法を用いて測定
することを特徴とする請求項５に記載のパターンの合わ
せずれの電気的測定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33590397A JP3363082B2 (ja) | 1997-12-05 | 1997-12-05 | パターンの合わせずれの電気的測定方法 |
| US09/204,309 US6288556B1 (en) | 1997-12-05 | 1998-12-03 | Method of electrical measurement of misregistration of patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33590397A JP3363082B2 (ja) | 1997-12-05 | 1997-12-05 | パターンの合わせずれの電気的測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11166805A JPH11166805A (ja) | 1999-06-22 |
| JP3363082B2 true JP3363082B2 (ja) | 2003-01-07 |
Family
ID=18293667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33590397A Expired - Fee Related JP3363082B2 (ja) | 1997-12-05 | 1997-12-05 | パターンの合わせずれの電気的測定方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6288556B1 (ja) |
| JP (1) | JP3363082B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995392B2 (en) * | 2002-08-07 | 2006-02-07 | International Business Machines Corporation | Test structure for locating electromigration voids in dual damascene interconnects |
| US7494596B2 (en) * | 2003-03-21 | 2009-02-24 | Hewlett-Packard Development Company, L.P. | Measurement of etching |
| US7056625B2 (en) * | 2003-06-02 | 2006-06-06 | Intel Corporation | Focus detection structure |
| DE10344850A1 (de) * | 2003-09-26 | 2005-04-28 | Infineon Technologies Ag | Verfahren zur Bestimmung der relativen Lagegenauigkeit zweier Strukturelemente auf einem Wafer |
| US7160654B2 (en) * | 2003-12-02 | 2007-01-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of the adjustable matching map system in lithography |
| JP4183655B2 (ja) * | 2004-05-20 | 2008-11-19 | 株式会社東芝 | パターン評価方法およびマスクパターンの補正方法 |
| CN100505237C (zh) * | 2004-09-23 | 2009-06-24 | Nxp股份有限公司 | 半导体器件多层之间对准的模拟测量 |
| US7894109B2 (en) | 2006-08-01 | 2011-02-22 | Xerox Corporation | System and method for characterizing spatial variance of color separation misregistration |
| US8270049B2 (en) | 2006-08-01 | 2012-09-18 | Xerox Corporation | System and method for high resolution characterization of spatial variance of color separation misregistration |
| US8274717B2 (en) | 2006-08-01 | 2012-09-25 | Xerox Corporation | System and method for characterizing color separation misregistration |
| US7826095B2 (en) | 2007-01-16 | 2010-11-02 | Xerox Corporation | System and method for estimating color separation misregistration utilizing frequency-shifted halftone patterns that form a moiré pattern |
| US8228559B2 (en) | 2007-05-21 | 2012-07-24 | Xerox Corporation | System and method for characterizing color separation misregistration utilizing a broadband multi-channel scanning module |
| US7630672B2 (en) | 2007-05-21 | 2009-12-08 | Xerox Corporation | System and method for determining and correcting color separation registration errors in a multi-color printing system |
| WO2009130627A1 (en) * | 2008-04-23 | 2009-10-29 | Nxp B.V. | An integrated circuit and a misalignment determination system for characterizing the same |
| US9252202B2 (en) * | 2011-08-23 | 2016-02-02 | Wafertech, Llc | Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4399205A (en) * | 1981-11-30 | 1983-08-16 | International Business Machines Corporation | Method and apparatus for determining photomask alignment |
| US4475811A (en) * | 1983-04-28 | 1984-10-09 | The Perkin-Elmer Corporation | Overlay test measurement systems |
| IT1186523B (it) * | 1985-12-31 | 1987-11-26 | Sgs Microelettronica Spa | Procedimento per la valutazione dei parametri di processo nella fabbricazione di dispositivi a semiconduttore |
| JPH01179417A (ja) | 1988-01-07 | 1989-07-17 | Oki Electric Ind Co Ltd | マスクの合せ精度測定方法 |
| US4893606A (en) * | 1988-08-19 | 1990-01-16 | Sisko Frank W | Distributed mass, inertial archery bow stabilizer and vibration damper |
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| US5857258A (en) * | 1992-03-13 | 1999-01-12 | The United States Of America As Represented By The Secretary Of Commerce | Electrical test structure and method for measuring the relative locations of conductive features on an insulating substrate |
| US5510722A (en) * | 1992-12-18 | 1996-04-23 | Tti Testron, Inc. | Test fixture for printed circuit boards |
| US5699282A (en) * | 1994-04-28 | 1997-12-16 | The United States Of America As Represented By The Secretary Of Commerce | Methods and test structures for measuring overlay in multilayer devices |
| US5575076A (en) * | 1994-07-13 | 1996-11-19 | Methode Electronics, Inc. | Circuit board testing fixture with registration plate |
-
1997
- 1997-12-05 JP JP33590397A patent/JP3363082B2/ja not_active Expired - Fee Related
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1998
- 1998-12-03 US US09/204,309 patent/US6288556B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11166805A (ja) | 1999-06-22 |
| US6288556B1 (en) | 2001-09-11 |
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