JPH0821719B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0821719B2 JPH0821719B2 JP61037765A JP3776586A JPH0821719B2 JP H0821719 B2 JPH0821719 B2 JP H0821719B2 JP 61037765 A JP61037765 A JP 61037765A JP 3776586 A JP3776586 A JP 3776586A JP H0821719 B2 JPH0821719 B2 JP H0821719B2
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- resistor
- capacitor
- semiconductor device
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ウエハ上でマイクロ波特性の測定が可能
な半導体装置に関するものである。
な半導体装置に関するものである。
第３図（ａ），（ｂ）は従来のデュアルゲートFETの
パターン図および回路図である。
パターン図および回路図である。
第３図（ａ），（ｂ）において、１はドレイン、２は
ソース、３は第１ゲート、４は第２ゲートである。
ソース、３は第１ゲート、４は第２ゲートである。
また第４図（ａ）〜（ｃ）はマイクロ波特性の測定時
に必要な回路を付加したデュアルゲートFETを示す回路
図である。
に必要な回路を付加したデュアルゲートFETを示す回路
図である。
第４図（ａ）〜（ｃ）において、５は測定系の特性イ
ンピーダンスと同じ値の抵抗器、６はDC遮断用の容量、
７はRF遮断用のインダクタ、８はバイアス印加用端子で
ある。
ンピーダンスと同じ値の抵抗器、６はDC遮断用の容量、
７はRF遮断用のインダクタ、８はバイアス印加用端子で
ある。
次に従来のデュアルゲートFETのマイクロ波特性の測
定について説明する。
定について説明する。
デュアルゲートFETのマイクロ波特性を表わすものと
して、Ｓパラメータが用いられ、第１ゲート３を第１の
ポート、ドレイン１を第２のポート、第２ゲート４を第
３のポートとして３ポートＳパラメータを測定する。し
かし、通常のＳパラメータ測定装置は、２ポート用が主
であるため、第４図（ａ）〜（ｃ）に示すように、ドレ
イン1,第１ゲート３、または第２ゲート４のいずれか１
つの端子に測定系の特性インピーダンスと同じ値の抵抗
器５と、DC電流を遮断する容量６を付加して２ポートの
Ｓパラメータを測定し、その値から３ポートでのＳパラ
メータの計算を行う。またバイアス印加のために抵抗器
５と容量６との間に、インダクタ７とバイアス印加用端
子８を設ける。
して、Ｓパラメータが用いられ、第１ゲート３を第１の
ポート、ドレイン１を第２のポート、第２ゲート４を第
３のポートとして３ポートＳパラメータを測定する。し
かし、通常のＳパラメータ測定装置は、２ポート用が主
であるため、第４図（ａ）〜（ｃ）に示すように、ドレ
イン1,第１ゲート３、または第２ゲート４のいずれか１
つの端子に測定系の特性インピーダンスと同じ値の抵抗
器５と、DC電流を遮断する容量６を付加して２ポートの
Ｓパラメータを測定し、その値から３ポートでのＳパラ
メータの計算を行う。またバイアス印加のために抵抗器
５と容量６との間に、インダクタ７とバイアス印加用端
子８を設ける。
上記のような従来の半導体装置では、マイクロ波特性
の測定を行う場合に抵抗器５および容量６等を付加しな
ければならず、複雑なアセンブリ工程を経た後でなけれ
ば測定を行うことができなかった。またアセンブリ時に
チップの端子と測定系との接続に用いられる金ワイヤ・
コネクタ等の影響により正確なＳパラメータの測定が困
難であるという問題点があった。
の測定を行う場合に抵抗器５および容量６等を付加しな
ければならず、複雑なアセンブリ工程を経た後でなけれ
ば測定を行うことができなかった。またアセンブリ時に
チップの端子と測定系との接続に用いられる金ワイヤ・
コネクタ等の影響により正確なＳパラメータの測定が困
難であるという問題点があった。
この発明は、かかる問題点を解決するためになされた
もので、ウエハ上でマイクロ波特性を高い精度で容易に
測定できる半導体装置を得ることを目的とする。
もので、ウエハ上でマイクロ波特性を高い精度で容易に
測定できる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、デュアルゲートFETを
測定する測定系の特性インピーダンスと同じ抵抗値の抵
抗器と容量とが直列に接続され、抵抗器と容量間にパイ
アス印加用の電極を有する測定用の回路を、前記デュア
ルゲートFETの第１ゲート，第２ゲートまたはドレイン
のうちのいずれかの端子に接続して形成したものであ
る。
測定する測定系の特性インピーダンスと同じ抵抗値の抵
抗器と容量とが直列に接続され、抵抗器と容量間にパイ
アス印加用の電極を有する測定用の回路を、前記デュア
ルゲートFETの第１ゲート，第２ゲートまたはドレイン
のうちのいずれかの端子に接続して形成したものであ
る。
この発明においては、マイクロ波特性の測定を行う際
に第１ゲート，第２ゲートまたはドレインのうちのいず
れかの端子に回路を付加することなく測定を行うことが
できる。
に第１ゲート，第２ゲートまたはドレインのうちのいず
れかの端子に回路を付加することなく測定を行うことが
できる。
第１図（ａ），（ｂ）はこの発明の半導体装置の一実
施例を示すパターン図および回路図である。
施例を示すパターン図および回路図である。
第１図（ａ），（ｂ）において、第３図（ａ），
（ｂ）と同一符号は同一部分を示し、10は測定用の回路
で、下記11〜13の各部からなる。すなわち、11は測定を
行う測定系の特性インピーダンスと同じ抵抗値の抵抗器
で、基板上にイオン注入により形成する。12はDC遮断用
の容量、13はバイアス印加用の電極となるパッド、14は
前記第１ゲート３に接続されているコプレーナ線路、15
は前記第２ゲート４に接続されているコプレーナ線路で
あり、これらの素子はすべてGaAsの同一半導体基板上に
形成されている。
（ｂ）と同一符号は同一部分を示し、10は測定用の回路
で、下記11〜13の各部からなる。すなわち、11は測定を
行う測定系の特性インピーダンスと同じ抵抗値の抵抗器
で、基板上にイオン注入により形成する。12はDC遮断用
の容量、13はバイアス印加用の電極となるパッド、14は
前記第１ゲート３に接続されているコプレーナ線路、15
は前記第２ゲート４に接続されているコプレーナ線路で
あり、これらの素子はすべてGaAsの同一半導体基板上に
形成されている。
次にマイクロ波特性の測定について説明する。
マイクロ波特性の測定をする場合には、第２図に示す
ようにコプレーナ線路よりなるRFプローブニードル21a,
21bを設置し、バイアス印加用のパッド13にプローブニ
ードル22により電圧を印加して測定を行うが、RFプロー
ブを使用できるのでその精度は高くなる。そして、第４
図（ａ）〜（ｃ）に示すのと等価な回路を同一ウエハ上
に形成しているので、上記と同様の方法でただちに測定
することができ、その結果よりデュアルゲートFETの３
ポートＳパラメータを計算することができる。
ようにコプレーナ線路よりなるRFプローブニードル21a,
21bを設置し、バイアス印加用のパッド13にプローブニ
ードル22により電圧を印加して測定を行うが、RFプロー
ブを使用できるのでその精度は高くなる。そして、第４
図（ａ）〜（ｃ）に示すのと等価な回路を同一ウエハ上
に形成しているので、上記と同様の方法でただちに測定
することができ、その結果よりデュアルゲートFETの３
ポートＳパラメータを計算することができる。
なお、上記実施例ではGaAs基板を用いたが、その他Si
等の半導体基板でもよい。
等の半導体基板でもよい。
また抵抗器11にはイオン注入によって形成された抵抗
を用いたが、その他の金属薄膜を用いた抵抗でもよい。
を用いたが、その他の金属薄膜を用いた抵抗でもよい。
この発明は以上説明したとおり、デュアルゲートFET
が形成されたウエハにおいて、デュアルゲートFETを測
定する測定系の特性インピーダンスと同じ抵抗値の抵抗
器と容量とが直列に接続され、抵抗器と容量間にパイア
ス印加用の電極を有する測定用の回路を、デュアルゲー
トFETの第１ゲート，第２ゲートまたはドレインのうち
のいずれかの端子に接続して形成したので、マイクロ波
特性の測定を行う際に第１ゲート，第２ゲートまたはド
レインのうちのいずれかの端子に回路を付加する必要が
なくなり、マイクロ波特性をを容易に測定できるという
効果がある。
が形成されたウエハにおいて、デュアルゲートFETを測
定する測定系の特性インピーダンスと同じ抵抗値の抵抗
器と容量とが直列に接続され、抵抗器と容量間にパイア
ス印加用の電極を有する測定用の回路を、デュアルゲー
トFETの第１ゲート，第２ゲートまたはドレインのうち
のいずれかの端子に接続して形成したので、マイクロ波
特性の測定を行う際に第１ゲート，第２ゲートまたはド
レインのうちのいずれかの端子に回路を付加する必要が
なくなり、マイクロ波特性をを容易に測定できるという
効果がある。
第１図（ａ），（ｂ）はこの発明の半導体装置の一実施
例を示すパターン図および回路図、第２図は同じく測定
例を示す図、第３図（ａ），（ｂ）は従来のデュアルゲ
ートFETのパターン図および回路図、第４図（ａ）〜
（ｃ）はマイクロ波特性の測定時に必要な回路を付加し
たデュアルゲートFETを示す回路図である。 図において、１はドレイン、２はソース、３は第１ゲー
ト、４は第２ゲート、10は測定用の回路、11は抵抗器、
12は容量、13はパッド、14,15はコプレーナ線路であ
る。 なお、各図中の同一符号は同一または相当部分を示す。
例を示すパターン図および回路図、第２図は同じく測定
例を示す図、第３図（ａ），（ｂ）は従来のデュアルゲ
ートFETのパターン図および回路図、第４図（ａ）〜
（ｃ）はマイクロ波特性の測定時に必要な回路を付加し
たデュアルゲートFETを示す回路図である。 図において、１はドレイン、２はソース、３は第１ゲー
ト、４は第２ゲート、10は測定用の回路、11は抵抗器、
12は容量、13はパッド、14,15はコプレーナ線路であ
る。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】デュアルゲートFETが形成されたウエハに
おいて、前記デュアルゲートFETを測定する測定系の特
性インピーダンスと同じ抵抗値の抵抗器と容量とが直列
に接続され、前記抵抗器と容量間にパイアス印加用の電
極を有する測定用の回路を、前記デュアルゲートFETの
第１ゲート，第２ゲートまたはドレインのうちのいずれ
かの端子に接続して形成したことを特徴とする半導体装
置。 - 【請求項２】第１ゲート，第２ゲートまたはドレインの
うちの測定用の回路と接続されない端子が、コプレーナ
線路と接続されていることを特徴とする特許請求の範囲
第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037765A JPH0821719B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037765A JPH0821719B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194681A JPS62194681A (ja) | 1987-08-27 |
| JPH0821719B2 true JPH0821719B2 (ja) | 1996-03-04 |
Family
ID=12506563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037765A Expired - Lifetime JPH0821719B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821719B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021081427A (ja) * | 2019-11-15 | 2021-05-27 | 南京宏泰半▲導▼体科技有限公司 | Ｍｏｓｆｅｔのテスト方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101285A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Dual gate field effect transistor |
| JPS55151372A (en) * | 1979-05-16 | 1980-11-25 | Nec Corp | Ultrahigh frequency semiconductor device |
| JPS57160170A (en) * | 1981-03-30 | 1982-10-02 | Toshiba Corp | Field effect semiconductor device |
| JPS59141240A (ja) * | 1983-02-02 | 1984-08-13 | Sumitomo Electric Ind Ltd | 半導体装置の選別法 |
| JPS609172A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS6120359A (ja) * | 1984-07-09 | 1986-01-29 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-02-20 JP JP61037765A patent/JPH0821719B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021081427A (ja) * | 2019-11-15 | 2021-05-27 | 南京宏泰半▲導▼体科技有限公司 | Ｍｏｓｆｅｔのテスト方法 |
| JP2022031892A (ja) * | 2019-11-15 | 2022-02-22 | 南京宏泰半▲導▼体科技有限公司 | Ｍｏｓｆｅｔのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62194681A (ja) | 1987-08-27 |
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