JPS62194681A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62194681A JPS62194681A JP61037765A JP3776586A JPS62194681A JP S62194681 A JPS62194681 A JP S62194681A JP 61037765 A JP61037765 A JP 61037765A JP 3776586 A JP3776586 A JP 3776586A JP S62194681 A JPS62194681 A JP S62194681A
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- 238000005259 measurement Methods 0.000 claims abstract description 25
- 230000009977 dual effect Effects 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims description 10
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- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000010276 construction Methods 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 2
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- 239000010931 gold Substances 0.000 description 1
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
乙の発明は、ウェハ上でマイクロ波特性の測定が可能な
半導体装置に関するものである。
半導体装置に関するものである。
第3図(a) 、 (b)は従来のデx 7 kデー1
− F E Tのパターン図および回路図である。
− F E Tのパターン図および回路図である。
第3図(a)、 (b)において、1はドレイン、2は
ソース、3は第1ゲート、4は第2ゲートである。
ソース、3は第1ゲート、4は第2ゲートである。
また第4図(a)〜(e)はマイクロ波特性の測定時に
必要な回路を付加したデュアルゲ−1・FETを示す回
路図である。
必要な回路を付加したデュアルゲ−1・FETを示す回
路図である。
第4図(a)〜(e)において、5は測定系の特性イン
ピーダンスと同じ値の抵抗器、6はDC[所用の容量、
7はRF遮断用のインダクタ、8はバイアス印加用端子
である。
ピーダンスと同じ値の抵抗器、6はDC[所用の容量、
7はRF遮断用のインダクタ、8はバイアス印加用端子
である。
次に従来のデュアルゲ−1・FETのマイクロ波特性の
測定について説明する。
測定について説明する。
デュアルゲートF E Tのマイクロ波特性を表わすも
のとして、Sパラメータが用いられ、第1ゲート3を第
1のポート、ドし・イン1を第2のポート、第2ゲート
4を第3のポートとじて3ボートSパラメータを測定す
る。しかし、通常のSパラメータ測定装置は、2ボート
用が主であるため、第4図(a)〜(e)に示すように
、ドレイン1.第1ゲート3、または第2ゲート4のい
ずれか1つの端子に測定系の特性インピーダンスと同じ
値の抵抗器5と、DC電流を遮断する容量6を付加して
2ボートのSバラメークを測定し、その値から3ボート
でのSパラメータの計算を行う。またバイアス印加のた
めに抵抗器5と容量6との間に、インダクタ7とバイア
ス印加用端子8を設ける。
のとして、Sパラメータが用いられ、第1ゲート3を第
1のポート、ドし・イン1を第2のポート、第2ゲート
4を第3のポートとじて3ボートSパラメータを測定す
る。しかし、通常のSパラメータ測定装置は、2ボート
用が主であるため、第4図(a)〜(e)に示すように
、ドレイン1.第1ゲート3、または第2ゲート4のい
ずれか1つの端子に測定系の特性インピーダンスと同じ
値の抵抗器5と、DC電流を遮断する容量6を付加して
2ボートのSバラメークを測定し、その値から3ボート
でのSパラメータの計算を行う。またバイアス印加のた
めに抵抗器5と容量6との間に、インダクタ7とバイア
ス印加用端子8を設ける。
上記のような従来の半導体装置では、マイクロ波特性の
測定を行う場合に抵抗器5および容f#、6等を付加し
なければならず、複雑なアセンブリ工程を経た後でなけ
れば測定を行うことができなかった。またアセンブリ時
にチップの端子と測定系との接続に用いられる金ワイヤ
・コネクタ等の影響により正確なSパラメータの測定が
困難であるという問題点があった。
測定を行う場合に抵抗器5および容f#、6等を付加し
なければならず、複雑なアセンブリ工程を経た後でなけ
れば測定を行うことができなかった。またアセンブリ時
にチップの端子と測定系との接続に用いられる金ワイヤ
・コネクタ等の影響により正確なSパラメータの測定が
困難であるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、ウェハ上でマイクロ波特性を高い精度で容易に測
定できる半導体装置を得ることを目的とする。
ので、ウェハ上でマイクロ波特性を高い精度で容易に測
定できる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、デュアルゲ−1・FET
re測定する測定系の特性インピーダンスと同じ抵抗値
の抵抗器と容量とが直列に接続され、抵抗器と容量間に
バイアス印加用の電極を有する測定用の回路を、デュア
ルゲ−1・FETの第1ゲート、第2ゲートまたはドレ
インのうちのいずれかの端子に接続して形成したもので
ある。
re測定する測定系の特性インピーダンスと同じ抵抗値
の抵抗器と容量とが直列に接続され、抵抗器と容量間に
バイアス印加用の電極を有する測定用の回路を、デュア
ルゲ−1・FETの第1ゲート、第2ゲートまたはドレ
インのうちのいずれかの端子に接続して形成したもので
ある。
この発明においては、マイクロ波特性の測定を行う際に
第1ゲート、第2ゲートまた(よドレインのうちのいず
れかの端子に回路を付加することなく測定を行うことが
できる。
第1ゲート、第2ゲートまた(よドレインのうちのいず
れかの端子に回路を付加することなく測定を行うことが
できる。
第1図(a)、 (b)はこの発明の半導体装置の一実
施例を示すパターン図および回路図である。
施例を示すパターン図および回路図である。
第1図(a)、 (b)において、第3図h)、 (b
)と同一符号は同一部分を示し、10は測定用の回路で
、下記11〜13の各部からなる。すなわち、11は測
定を行う測定系の特性インピーダンスと同じ抵抗値の抵
抗器で、基板上にイオン注入により形成する。12はD
Ci!断用の容量、13はバイアス印加用の電極となる
パッド、14は前記第1ゲート3に接続されているコプ
レーナ線路、15は前記第2ゲート4に接続されている
コプレーナ線路であり、これらの素子はすべてGaAs
の同一半導体基板上に形成されている。
)と同一符号は同一部分を示し、10は測定用の回路で
、下記11〜13の各部からなる。すなわち、11は測
定を行う測定系の特性インピーダンスと同じ抵抗値の抵
抗器で、基板上にイオン注入により形成する。12はD
Ci!断用の容量、13はバイアス印加用の電極となる
パッド、14は前記第1ゲート3に接続されているコプ
レーナ線路、15は前記第2ゲート4に接続されている
コプレーナ線路であり、これらの素子はすべてGaAs
の同一半導体基板上に形成されている。
次にマイクロ波特性の測定について説明する。
マイクロ波特性の測定をする場合には、第2図に示すよ
うにコプレーナ線路よりなるRFプローブニードル21
a、21bを設置し、バイアス印加用のバッド13にプ
ローブニードル22により電圧を印加して測定を行うが
、RFプローブを使用できるのでその精度は高くなる。
うにコプレーナ線路よりなるRFプローブニードル21
a、21bを設置し、バイアス印加用のバッド13にプ
ローブニードル22により電圧を印加して測定を行うが
、RFプローブを使用できるのでその精度は高くなる。
そして、第4図(a)〜(e)に示すのと等価な回路を
同一ウェハ上に形成しているので、上記と同様の方法で
ただちに測定することができ、その結果よりデュアルゲ
−1・FETの3ボートSパラメータを計算することが
できる。
同一ウェハ上に形成しているので、上記と同様の方法で
ただちに測定することができ、その結果よりデュアルゲ
−1・FETの3ボートSパラメータを計算することが
できる。
なお、上記実施例ではGaAs基板を用いたが、その他
Si等の半導体基板でもよい。
Si等の半導体基板でもよい。
また抵抗器11にはイオン注入によって形成された抵抗
を用いたが、その他の金属薄膜を用いた抵抗でもよい。
を用いたが、その他の金属薄膜を用いた抵抗でもよい。
この発明は以上説明したとおり、デュアルゲート F
E Tが形成されたウェハにおいて、デュアルゲートF
E T * ml定する測定系の特性インピーダンス
と同じ抵抗値の抵抗器と容量とが直列に接続され、抵抗
器と容量間にバイアス印加用の電極を有する測定用の回
路を、デュアルゲ−1・F E ’[’の第1ゲート、
第2ゲートまたはドレインのうちのいずれかの端子に接
続して形成したので、マイクロ波特性の測定を行う際に
第1ゲート、第2ゲートまたはドレインのうちのいずれ
かの端子に回路を付加する必要がなくなり、マイクロ波
特性をを容易に測定できるという効果がある。
E Tが形成されたウェハにおいて、デュアルゲートF
E T * ml定する測定系の特性インピーダンス
と同じ抵抗値の抵抗器と容量とが直列に接続され、抵抗
器と容量間にバイアス印加用の電極を有する測定用の回
路を、デュアルゲ−1・F E ’[’の第1ゲート、
第2ゲートまたはドレインのうちのいずれかの端子に接
続して形成したので、マイクロ波特性の測定を行う際に
第1ゲート、第2ゲートまたはドレインのうちのいずれ
かの端子に回路を付加する必要がなくなり、マイクロ波
特性をを容易に測定できるという効果がある。
第1図(a)、 (b)はこの発明の半導体装置の−実
施例を示すパターン図および@略図、第2図は同じく測
定例を示す図、第3図(a)、 (b)は従来のデュア
ルゲ−1・FETのパターン図および回路図、第4図(
a)〜(e)はマイクロ波特性の測定時に必要な回路を
付加したデュアルゲー+−F E Tを示ず回路図であ
る。 図において、1ばドレイン、2はソース、3は第1’7
’−1−14は第2ケ−1−1101,tim定用(7
)回路、11は抵抗器、12は容量、13はパッド、1
4.15はコプレーナS路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第1図 第3図 (a) (b) 第4図
施例を示すパターン図および@略図、第2図は同じく測
定例を示す図、第3図(a)、 (b)は従来のデュア
ルゲ−1・FETのパターン図および回路図、第4図(
a)〜(e)はマイクロ波特性の測定時に必要な回路を
付加したデュアルゲー+−F E Tを示ず回路図であ
る。 図において、1ばドレイン、2はソース、3は第1’7
’−1−14は第2ケ−1−1101,tim定用(7
)回路、11は抵抗器、12は容量、13はパッド、1
4.15はコプレーナS路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第1図 第3図 (a) (b) 第4図
Claims (2)
- (1)デュアルゲートFETが形成されたウェハにおい
て、前記デュアルゲートFETを測定する測定系の特性
インピーダンスと同じ抵抗値の抵抗器と容量とが直列に
接続され、前記抵抗器と容量間にバイアス印加用の電極
を有する測定用の回路を、前記デュアルゲートFETの
第1ゲート、第2ゲートまたはドレインのうちのいずれ
かの端子に接続して形成したことを特徴とする半導体装
置。 - (2)第1ゲート、第2ゲートまたはドレインのうちの
測定用の回路と接続されない端子が、コプレーナ線路と
接続されていることを特徴とする特許請求の範囲第(1
)項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61037765A JPH0821719B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61037765A JPH0821719B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62194681A true JPS62194681A (ja) | 1987-08-27 |
JPH0821719B2 JPH0821719B2 (ja) | 1996-03-04 |
Family
ID=12506563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61037765A Expired - Lifetime JPH0821719B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821719B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110824326A (zh) * | 2019-11-15 | 2020-02-21 | 南京宏泰半导体科技有限公司 | 一种mosfet的测试方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101285A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Dual gate field effect transistor |
JPS55151372A (en) * | 1979-05-16 | 1980-11-25 | Nec Corp | Ultrahigh frequency semiconductor device |
JPS57160170A (en) * | 1981-03-30 | 1982-10-02 | Toshiba Corp | Field effect semiconductor device |
JPS59141240A (ja) * | 1983-02-02 | 1984-08-13 | Sumitomo Electric Ind Ltd | 半導体装置の選別法 |
JPS609172A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
JPS6120359A (ja) * | 1984-07-09 | 1986-01-29 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-02-20 JP JP61037765A patent/JPH0821719B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101285A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Dual gate field effect transistor |
JPS55151372A (en) * | 1979-05-16 | 1980-11-25 | Nec Corp | Ultrahigh frequency semiconductor device |
JPS57160170A (en) * | 1981-03-30 | 1982-10-02 | Toshiba Corp | Field effect semiconductor device |
JPS59141240A (ja) * | 1983-02-02 | 1984-08-13 | Sumitomo Electric Ind Ltd | 半導体装置の選別法 |
JPS609172A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
JPS6120359A (ja) * | 1984-07-09 | 1986-01-29 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821719B2 (ja) | 1996-03-04 |
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