JPS58111533A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS58111533A JPS58111533A JP56209230A JP20923081A JPS58111533A JP S58111533 A JPS58111533 A JP S58111533A JP 56209230 A JP56209230 A JP 56209230A JP 20923081 A JP20923081 A JP 20923081A JP S58111533 A JPS58111533 A JP S58111533A
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- JP
- Japan
- Prior art keywords
- pull
- input
- terminal
- resistor
- control terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプルアップまたはプルダウン抵抗を備えたＩ
Ｃの入力■賂に関する。
Ｃの入力■賂に関する。
従来、ＩＣの入力回路においては、入力端子より外部ス
イッチの操作で直接入力する場合に、外部スイッチがオ
フ状態にされた場合でも適当な入力電圧が得られるよう
にするため、予めＩＣ内部に入力端子と接続されたプル
アップ抵抗またはプルダウン抵抗を組み込んだものがあ
る。第１図はこのようなプルアップ抵抗を有するＭＯ８
ＩＣの入力回路の一例を示すもので、１は入力バッファ
としてのインバータ、２は入力端子Ｔｉ に接続された
Ｐチャンネル型のＭＯＳＦＥＴである。このＭＯＳＦＥ
Ｔ２がプルアップ抵抗とじズ作用する結果として、入力
端子Ｔｉ には外部スイッチ３がオフ状態にされている
ときくａｒａ路の接地電位が与えられ、外部スイッチ３
がオン状態にされたとき、電源電圧（Ｖ、８）レベルが
与えられる。
イッチの操作で直接入力する場合に、外部スイッチがオ
フ状態にされた場合でも適当な入力電圧が得られるよう
にするため、予めＩＣ内部に入力端子と接続されたプル
アップ抵抗またはプルダウン抵抗を組み込んだものがあ
る。第１図はこのようなプルアップ抵抗を有するＭＯ８
ＩＣの入力回路の一例を示すもので、１は入力バッファ
としてのインバータ、２は入力端子Ｔｉ に接続された
Ｐチャンネル型のＭＯＳＦＥＴである。このＭＯＳＦＥ
Ｔ２がプルアップ抵抗とじズ作用する結果として、入力
端子Ｔｉ には外部スイッチ３がオフ状態にされている
ときくａｒａ路の接地電位が与えられ、外部スイッチ３
がオン状態にされたとき、電源電圧（Ｖ、８）レベルが
与えられる。
ところで、ＩＣでは入力端子Ｔ１ ｉ１ｃ第２図に示す
ような回路を接続してＩＣ内のリーク電流工□を測定す
ることによってその耐圧を測定することが行なわれる。
ような回路を接続してＩＣ内のリーク電流工□を測定す
ることによってその耐圧を測定することが行なわれる。
しかし、上記のようにプルアップ抵抗２やプルダウン抵
抗が付加された入力回路においては、測定器の電源ｖＦ
Ｍ と被一定入力端子Ｔｉ間に電位差があると、プルア
ップ抵抗としてのＭＯＳＦＥＴ２のゲート電圧が常時電
源電圧Ｖ、、（−）に維持されているため、プルアップ
抵抗（ＭＯＳＦＥＴ）２に電流が流れてしまい、これが
測定誤差電流となって正確なリーク電流の測定ができな
いという問題点があった。すなわち、上記プルアップ抵
抗２には、電源電位と被測定入力端子電位との差を入カ
ブルアツブ抵抗値で割った値に等しい測定誤差電流■８
が流れ【しまうのである。
抗が付加された入力回路においては、測定器の電源ｖＦ
Ｍ と被一定入力端子Ｔｉ間に電位差があると、プルア
ップ抵抗としてのＭＯＳＦＥＴ２のゲート電圧が常時電
源電圧Ｖ、、（−）に維持されているため、プルアップ
抵抗（ＭＯＳＦＥＴ）２に電流が流れてしまい、これが
測定誤差電流となって正確なリーク電流の測定ができな
いという問題点があった。すなわち、上記プルアップ抵
抗２には、電源電位と被測定入力端子電位との差を入カ
ブルアツブ抵抗値で割った値に等しい測定誤差電流■８
が流れ【しまうのである。
一方、ＭＯＳＦＥＴがプルアップ抵抗またはプルダウン
抵抗として用いられているＭＯ８ＩＣでは、例えば入力
リーク（耐圧）電流が１０−＠〜１ｏ−７Ａ以下である
ことが現在一般ｋｌ！求されているが、テスター等の測
定器は測定精度上被測定入力端子との間に２０ｍＶ程度
の電位差を持ち、またプルアップ抵抗２は１Ｇ”〜１０
’Ω鵬度であることが多いので、結局プルアップ抵抗２
に１０−５〜１ｏ−８Ａ程度の測定誤差電流１ＩＩＩが
流れることになり、前記顧客要求を保証できなかったの
である。
抵抗として用いられているＭＯ８ＩＣでは、例えば入力
リーク（耐圧）電流が１０−＠〜１ｏ−７Ａ以下である
ことが現在一般ｋｌ！求されているが、テスター等の測
定器は測定精度上被測定入力端子との間に２０ｍＶ程度
の電位差を持ち、またプルアップ抵抗２は１Ｇ”〜１０
’Ω鵬度であることが多いので、結局プルアップ抵抗２
に１０−５〜１ｏ−８Ａ程度の測定誤差電流１ＩＩＩが
流れることになり、前記顧客要求を保証できなかったの
である。
この発明は上記のような問題点に着目してなされたもの
で、ＩＣの外部からプルアップまたはプルダウン抵抗と
してのＭＯＳ Ｆ Ｅ Ｔのゲート電圧を任意に変えら
れるコントロール端子をＩＣの入力回路に設けることに
より、入力耐圧試験時にプルアップ抵抗またはプルダウ
ン抵抗に電流が流れないようにして誤差電流の流れる径
路を遮断し、これによってリーク電流の測定精度を向上
させることを目的とする。
で、ＩＣの外部からプルアップまたはプルダウン抵抗と
してのＭＯＳ Ｆ Ｅ Ｔのゲート電圧を任意に変えら
れるコントロール端子をＩＣの入力回路に設けることに
より、入力耐圧試験時にプルアップ抵抗またはプルダウ
ン抵抗に電流が流れないようにして誤差電流の流れる径
路を遮断し、これによってリーク電流の測定精度を向上
させることを目的とする。
以下図面に基づいてこの発明の詳細な説明する。第３図
は本発明の第１の実施例を示すもので、ＩＣ側には入力
端子ＴＩの他にコントロール端子Ｔｃを設け、このプン
トロール端子Ｔｃ Ｖｃは入力回路のプルアップ抵抗を
構成するＭＯＳＦＥＴ２のゲートを接続しである。従っ
て、入力耐圧試験時には図示のごとくこのコントロール
端子Ｔｃを外部配線４により接地させてやれば、プルア
ップ用ＭＯ８ＦＥＴ２のゲート・ソース間電圧がゼロと
なってオフされ、プルアップ抵抗としてのＭＯＳＦＥＴ
２には電流が流れなくなり、正確なＩＪ −り電流の測
定が可能となる。
は本発明の第１の実施例を示すもので、ＩＣ側には入力
端子ＴＩの他にコントロール端子Ｔｃを設け、このプン
トロール端子Ｔｃ Ｖｃは入力回路のプルアップ抵抗を
構成するＭＯＳＦＥＴ２のゲートを接続しである。従っ
て、入力耐圧試験時には図示のごとくこのコントロール
端子Ｔｃを外部配線４により接地させてやれば、プルア
ップ用ＭＯ８ＦＥＴ２のゲート・ソース間電圧がゼロと
なってオフされ、プルアップ抵抗としてのＭＯＳＦＥＴ
２には電流が流れなくなり、正確なＩＪ −り電流の測
定が可能となる。
また、＠４図は本発明の第２の実施例を示すもので、こ
の実施例では上記実施例において入力耐圧試験用に設け
たコントロール端子Ｔｃにプルダウン用のＭ０８ＦｇＴ
ｓを設け、コントロール端子Ｔｃをプルダクｙ糎とした
ものである。このように構成した場合には、入力耐圧試
験時に単にコントロール端子Ｔｃを外部より接地すれば
ツルアツブ抵抗２をカットオフできる。しかも、前記実
施例の入力回路ではＩＣの通常使用時にコントロール端
子Ｔｃを電源−等に結線して外部から電圧を加え、プル
アップ抵抗を能動状態にしておく必要があったが、この
第２の実施例ではコントロール端子Ｔｃ Ｋ曽曽せずそ
のままｋしてＩＣを使用することかで會【便利である。
の実施例では上記実施例において入力耐圧試験用に設け
たコントロール端子Ｔｃにプルダウン用のＭ０８ＦｇＴ
ｓを設け、コントロール端子Ｔｃをプルダクｙ糎とした
ものである。このように構成した場合には、入力耐圧試
験時に単にコントロール端子Ｔｃを外部より接地すれば
ツルアツブ抵抗２をカットオフできる。しかも、前記実
施例の入力回路ではＩＣの通常使用時にコントロール端
子Ｔｃを電源−等に結線して外部から電圧を加え、プル
アップ抵抗を能動状態にしておく必要があったが、この
第２の実施例ではコントロール端子Ｔｃ Ｋ曽曽せずそ
のままｋしてＩＣを使用することかで會【便利である。
また、上記コントロール端子ＴｃとＭＯＳＦＥＴ２との
間にダブルインバータを挿入しても同様の効果が得られ
る。
間にダブルインバータを挿入しても同様の効果が得られ
る。
なお、上記実施例ｔはプルアップ抵抗を設けた入力回路
についてＩｌ！明したが、この発明はプルダウン抵抗を
設けた入力回路にも適用できるものである。また、入力
端子数の多いＬ８Ｉでは各入力端子ととに設けられ【い
るプルアップ抵抗またはプルダウン抵抗のゲートを一つ
のコン）０−ル端子にまとめて接続するようにしても良
い。
についてＩｌ！明したが、この発明はプルダウン抵抗を
設けた入力回路にも適用できるものである。また、入力
端子数の多いＬ８Ｉでは各入力端子ととに設けられ【い
るプルアップ抵抗またはプルダウン抵抗のゲートを一つ
のコン）０−ル端子にまとめて接続するようにしても良
い。
以上説明したごとくこの発明は、入力端子にＭＯＳＦＥ
Ｔからなるプルアップ抵抗またはプルダウン抵抗が接続
され【いるＭＯ８ＩＣの入力回路において、上記ＭＯ８
ＦＥＴのゲート電圧を任意に変えられるコントロール端
子を設けたので、ＩＣの入力耐圧試験時には、上記コン
トロール端子に適宜結線して外部からＩＣ内部のプルア
ップ抵抗またはプルダウン抵抗をカットオフすることが
でき、これによって測定誤差電流の径路を断ち、リーク
電流の測定精度を向上させることかで會、顧客要求を満
足させることが可能となるという効果を奏する。特に時
計用ｆｃにおいては、低消費電力化を促進する上でＩＣ
内のリーク電流、入力リークの保証要求がかなりきびし
いので、本発明の効果が極めて有効である。
Ｔからなるプルアップ抵抗またはプルダウン抵抗が接続
され【いるＭＯ８ＩＣの入力回路において、上記ＭＯ８
ＦＥＴのゲート電圧を任意に変えられるコントロール端
子を設けたので、ＩＣの入力耐圧試験時には、上記コン
トロール端子に適宜結線して外部からＩＣ内部のプルア
ップ抵抗またはプルダウン抵抗をカットオフすることが
でき、これによって測定誤差電流の径路を断ち、リーク
電流の測定精度を向上させることかで會、顧客要求を満
足させることが可能となるという効果を奏する。特に時
計用ｆｃにおいては、低消費電力化を促進する上でＩＣ
内のリーク電流、入力リークの保証要求がかなりきびし
いので、本発明の効果が極めて有効である。
第１図はプルアップ抵抗を有する従来の入力回路の一例
を示す回路図、第２図はその入力耐圧試験方法を示す回
路図、第３図は本発明に係る入力回路の一実施例を示す
回路図、第４図は本発明の他の実施例を示す回路図であ
る。 ２・・ゾルアップ抵抗（ＭＯＳＦＥＴ）、ＴＩ ・・・
入力端子、Ｔｃ −・・コントロール端子。 第 １ 図 ？［； ２ 図
を示す回路図、第２図はその入力耐圧試験方法を示す回
路図、第３図は本発明に係る入力回路の一実施例を示す
回路図、第４図は本発明の他の実施例を示す回路図であ
る。 ２・・ゾルアップ抵抗（ＭＯＳＦＥＴ）、ＴＩ ・・・
入力端子、Ｔｃ −・・コントロール端子。 第 １ 図 ？［； ２ 図
Claims (2)
- （１）入力端子ｋＭＯ８ＦｇＴからなるプルアップ抵抗
またはプルダウン抵抗が接続されているＭＯ８ＩＣの入
力回路において、上記ＭＯ８ＦＥＴのゲート電圧を任意
に変えられるコントμｍル端子を設けたことを特徴とす
る入力回路。 - （２）上記コｙ ） ａ−ル端子には、上記プルアップ
抵抗またはプルダウン抵抗をＩＣ通常使用時に能動状態
にする囲路を接続したことを特徴とする特許請求の範１
１１１１１項記噴の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209230A JPS58111533A (ja) | 1981-12-25 | 1981-12-25 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209230A JPS58111533A (ja) | 1981-12-25 | 1981-12-25 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111533A true JPS58111533A (ja) | 1983-07-02 |
Family
ID=16569503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209230A Pending JPS58111533A (ja) | 1981-12-25 | 1981-12-25 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0419026U (ja) * | 1990-06-01 | 1992-02-18 | ||
| JPH04152714A (ja) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
-
1981
- 1981-12-25 JP JP56209230A patent/JPS58111533A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0419026U (ja) * | 1990-06-01 | 1992-02-18 | ||
| JPH04152714A (ja) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
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