JPS63168581A

JPS63168581A - 集積回路のモニタ装置

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Publication number: JPS63168581A
Application number: JP62195439A
Authority: JP
Inventors: デヴィド・ヘンリー・ボイル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-12-23
Filing date: 1987-08-06
Publication date: 1988-07-12
Anticipated expiration: 2010-11-01
Also published as: EP0274613B1; US4720670A; EP0274613A1; DE3778859D1; JPH07101228B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は総括的に言えば集積回路技術、より特定して言
えば、集積回路デバイスの回路特性を集積回路チップ内
でモニタする装置に関する。

Ｂ、従来の技術第４図は、入力ドライバへ印加された入力信号が低イン
ピーダンス導体１０を経て出力ドライバへ伝播される。

集積回路チップ内の代表的な信号路を示す多重集積回路
を単純化した回路図である。

低インピーダンス導体１０は幾つかの容量付与部分を含
んでいる。換言すれば、導体１０は電界効果トランジス
タ（ＦＥＴ）のゲート及びチップ基板との間の容量付与
部分ＣＧＸと、第ルベルのアルミニウム導体ラインがグ
ランドに対して有する容量付与部分ＣＭＩと、第２レベ
ルの金属導体ラインがグランドに対して有する容量付与
部分ＣＭ２を持っている。導体１０に沿って生ずる信号
伝播遅延は、ＣＧＸ、ＣＭＩ及びＣＭ２の大きさと、入
力ドライバの出力インピーダンス特性及び出力ドライバ
の遅延特性の関数である。第５図は第４図に示した回路
よりも更に細部を示した代表的な信号路を示している。

第５図の回路において、入力ドライバは、デプレツシヨ
ン・モードの負荷デバイスであるＦＥＴトランジスタＱ
１と、エンハンスメント・モードの活動性（ａｅｔｆｖ
ｅ）デバイスであるＦＥＴトランジスタＱ２とを有し、
且つＱ２のゲートに接続されている入力端子ＩＮと、導
体１０に接続されている出力端子２６とを有する代表的
なＮチャンネル・デプレツシヨン・モードＦＥＴインバ
ータ回路として示されている。Ｑｌの有効抵抗値−は入
力ドライバの出力インピーダンスである。入力ドライバ
の出力インピーダンスが大きければ大きい程、導体１０
により伝播される信号の上昇時間の間でドレイン電圧Ｖ
ｄｄが導体１０に電流を与える時間はより長くなる。第
５図に示された出力ドライバは１対のインバータで構成
されたプッシュプル回路を含み、そのプッシュプル回路
は、デプレツシヨン・モードの負荷ＦＥＴデバイスＱ３
及びエンハンスメント・モードの能動ＦＥＴデバイスＱ
４とを持つ第１インバータと、ゼロボルト・スレシホー
ルドＦＥＴデバイスＱ５及びエンハンスメント・モード
の能動ＦＥＴデバイスＱ６を持つ第２インバータとで構
成されている。導体１０はノード３４を介して、トラン
ジスタＱ４のゲートへ信号を印加する。デプレツシヨン
・モードＦＥＴデバイスＱ３のインピーダンスは、信号
が出力ドライバ中の第２インバータに伝播される速度を
決定する。この信号は出力ノード３５から中立（ｎａｔ
ｕｒａｌ）即ちゼロ・スレシホールドＦＥＴデバイスＱ
５のゲートへ印加され、そして、ノード３４は能動エン
ハンスメント・モードＦＥＴデバイスＱ６のゲートへ直
接にこの信号を印加する。結果として、ノード３４の正
へ立ち上る信号は出力端子ＯＵＴにおいて負方向に向う
信号を発生する。導体１０を経て、入力ドライバの入力
ノードＩＮから出力ドライバの出力ノードＯＵＴまでの
全体としての伝播遅延は集積回路チップの代表的な伝播
遅延である。

信号伝播遅延は、集積回路チップの製造時に生ずるプロ
セス・パラメータの関数として変化する。

例えば、半導体基板の導電性の変動や、基板中のＮ型拡
散の不純物濃度の変動、酸化物ゲート層の厚さの変動や
、写真印刷マスクの不整列などが、入力ドライバ中のＱ
ｌのようなデプレツシヨン・モード負荷ＦＥＴデバイス
の抵抗値に変化を生じる。若し、Ｑｌの抵抗が増加すれ
ば、信号伝播遅延は大きくなる。Ｑｌの抵抗値が低くな
ると、信号伝播遅延は短くなる。厚い酸化絶縁層の厚さ
や、ポリイミド絶縁層の厚さとか、金属ラインの幅とか
の他のプロセス・パラメータの変動は導体１０の容量Ｃ
ＭＩ及びＣＭ２に影響を与える。若し容量が増加すると
、信号伝播遅延は大きくなる。容量が減少すれば信号伝
播遅延は小さくなる。更にまた、若し、ゼロ・スレシホ
ールドＦＥＴデバイスＱ５の不純物のイオン注入濃度に
変動があれば、これは信号伝播遅延に影響を及ぼす、Ｆ
ＥＴデバイスＱ５のスレシホールド（閾値）電圧が増加
すれば、信号伝播遅延が大きくなり、その逆もまた真で
ある。

最近の集積回路は精密な信号伝播遅延特性で設計されて
いる。しばしば、並列で動作する回路は、適切に動作す
るために、非常に緊密に整合された伝播遅延特性を持っ
ていなければならない、従って、集積回路チップを意図
したように動作させるために、集積回路チップ相互間の
伝播特性を整合させることは重要なことである。また、
集積回路チップが特定のアプリケーションで動作するか
否かを知るために、集積回路チップの信号伝播遅延特性
を知ることも重要である。実際の信号伝播遅延をモニタ
する手段を設けることによって、集積回路チップはそれ
らの速度特性によって分類することが出来る。

第６図は、集積回路チップ中の回路素子の相互接続を行
う代表的な導体１０の物理的な構造を示す断面図である
。第６図において、導体１０の入力ノード２６はＰ型シ
リコン基板２０中のＮ型拡散であって、それは、バイア
孔により酸化層２８を介して、Ｍ１層と呼ばれる第ルベ
ルのアルミニウム導体ライン３０へ接続されている。導
体ライン３０は、チップ中のＮチャンネルＦＥＴデバイ
ス２２のゲート電極の一部である多結晶シリコン導体２
４へ、バイア孔を通して接続されている。

多結晶シリコン・ゲート２４と、基板２０との間の容量
は、第５図の回路図においてＣＧＸと名付けられている
。第ルベル金属導体ライン３０と、基板２０との間の容
量は第５図の回路でＣＭＩと名付けられている。しばし
ば、集積回路は２層の金属導体ラインを有しており、第
１のＭルーベルのラインは第１の方向に敷設され、第２
のレベルのＭ２ラインは第１の方向と直交する方向に敷
設される。第６図の断面図に示されているように、ポリ
イミド／窒化シリコン層３２は下層のＭ１金属を上層の
金Ｉ７Ｉ！ｔＮＭ２から分離しており、そして、それら
２つの金属層はバイア孔接続部を介して電気的に相互接
続されている。第６図に示された４２層は、導体１０の
一部を形成する導電ライン３４を含んでいる。Ｍ２層３
４は基板２０に対して容量を有しており、これは第５図
の回路図で０Ｍ２と名付けられている。

Ｃ１発明が解決しようとする問題点従って、本発明の目的は集積回路チップ内の集積回路の
性能を予測するための新規な技術を提供することにある
。

本発明の他の目的は、集積回路チップを製造する際に生
ずるプロセス・パラメータの関数である、集積回路チッ
プの信号伝播遅延をモニタする新規な技術を提供するこ
とにある。

本発明の他の目的は、集積回路チップの製造時のみなら
ず、回路チップの実際の使用時においても集積回路チッ
プ内の信号伝播遅延特性を迅速に識別することの出来る
新規な性能予測回路を提供することにある。

本発明の他の目的は入力ドライバに比較的低い周波数を
使うことを可能とした、集積回路チップ内の信号伝播を
モニタするための性能予測回路を提供することにある。

Ｄ１問題点を解決するための手段本発明に従った性能予測回路によって上述の目的や利益
を達成することが出来る。本発明のオンチップの性能予
測回路は同じチップ内の集積回路の信号伝播速度を迅速
に識別することを可能にする。本発明の回路は、古典的
な第１段低域濾波器である、モニタ回路の低域濾波特性
と、チップ内の信号伝播特性との相開間数とに基礎を置
いている０本発明のモニタ回路は低域濾波器動作を行う
ことによって、集積回路チップの製造工程中に生じた特
定のプロセス・パラメータで決められるチップ内の他の
集積回路の信号伝播特性がどうであるかを、チップの検
査員が決定することが出来る。

本発明の特徴は、ミラー理論（Ｍｉｌｌｅｒ　Ｔｈｅｏ
ｒｅｍ）の原理を利用し比較的低い入力駆動周波数を使
うことによって、信号伝播遅延に関与する非常に小さな
容量及び抵抗付与部分を識別する能力にある。

本発明のモニタ回路は、集積回路チップの製造時及び使
用時の両方において、集積回路の信号伝播遅延の迅速且
つ精密な性能識別を達成する。

Ｅ、実施例本発明の性能予測回路の回路図が第１図に示されており
、第２図は第１図の回路の物理的な配列を示す図である
。本発明の性能予測回路は、信号伝播特性が測定される
べき集積回路を含む集積回路チップと同じチップに設け
られる。第１図の性能予測回路は集積回路チップの製造
工程の最終段階での性能検査に使用することにとどまら
ず、集積回路チップの実際の使用の間で、周期的に使う
ことにより、チップの寿命の末期をモニタする回路とし
ても使用することが出来る。第１図の性能予測回路は、
約３メガヘルツの周波数を有するテスト用駆動矩形波が
印加される入力ノード４０を持っている。第１図に示さ
れているように、大力ノード４０とノード４２との間に
、３個のＦＥＴ負荷デバイスＱＩＯ１Ｑｌｌ及びＱ１２
の直列アレーが接続されている。各負荷デバイスＱＩＯ
１Ｑｌｌ及びＱ１２は、集積回路チップ内の識別評価さ
れるべき回路中の例えば、ＦＥＴ負荷負荷デバイス及１
Ｑ３と同じ寸法を持っている。このような条件下で、第
６図の多結晶シリコン・ゲート２４の蝕刻の深さの変動
と、ＦＥＴ負荷デバイスのソース及びドレインに対する
拡散温度の変動は、ＦＥＴ負荷デバイスＱＩＯ１Ｑｌｌ
及びＱ１２の特性インピーダンスと、回路デバイスＱ１
及びＱ２の特性インピーダンスに同様に影響する。その
特定の集積回路チップの製造時に生じる酸化ゲート被膜
の変動もまた、ＦＥＴ負荷デバイスの実効相互コンダク
タンスに影響を与え、且つ第１図の性能予測回路のデバ
イスＱＩＯ５Ｑ１１及びＱ１２の性質にも影響する。

ノード４２及び基板の間の実効容量を代表する容量４４
がノード４２に接続されている。

第１図の回路のノード４２に３個の容量性等価回路Ｃ’
Ｍ２、Ｃ’ＭＩ及びＣ’ＧＸが接続されている。これら
３個の容量性等価回路の各々は、既に述べたような第２
レベル金属ライン容量ＣＭ２、第２レベル金属ライン容
量０ＭＩ及び酸化薄膜容量ＣＧＸに対応する容量付与部
分の作用と同じ作用を行う、各容量性等価回路の動作原
理は、インバータ回路中のフィードバック容量を使った
ミラー理論（Ｍｉｌｌｅｒ　Ｔｈｅｏｒｅｍ）を基礎と
しており、フィードバック容量の実際の物理的な容量よ
りも遥かに大きな実効容量を与え、これにより回路の動
作の周波数を減少する。容量性等価回路の動作の周波数
が、入力ノード４０に印加される実際の矩形波発生器の
周波数範囲内に調節されるということが本発明の特徴で
ある。ミラー理論は、例えば、１９７２年のマグロ−ヒ
ル社出版のミルマン（Ｍｉｌｌｍａｎ）及びハルカイス
（Ｈａｌｋａｉｓ）による「集積電子工学：アナログ及
びデジタル回路及びシステムＪ　（Ｉｎｔｅｇｒａｔｅ
ｄ　Ｅｌｅｃｔｒｏｎｉｃｓ　：　Ａｎａｌｏｇａｎｄ
Ｄｉｇｉｔａｌ　Ｃ１ｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔ
ｅｍｓ）という刊行物に記載されている。

容量性等価回路Ｃ’Ｍ２は、デバイスＱＩＯ１Ｑ１１及
びＱ１２と同じ特性を持つデプレツシヨン・モードＦＥ
ＴデバイスＱ１３を含む、また、Ｃ’Ｍ２は、フィード
バック容ｉｃＭ２Ｆを通して接続されているエンハンス
メント・モード能動デバイスＱ１４を含んでいる。容量
ＣＭ２Ｆは第２レベル金属導体ラインの容量ＣＭ２を特
徴ずける第２図に示した構造を持っている。第２図の容
ｆｆｌｃＭ２Ｆの構造は、Ｍ２レベルの導電ラインのた
めの誘導体の厚さと同じ厚さの誘導体を有する、Ｍ２レ
ベル上の蛇行状の公称幅の導電ラインであり、従ってＭ
２レベルの蛇行する構造と、基板２０との間の実効容量
は同じ集積回路チップ内の集積回路のための第２レベル
の全屈導体の単位長さの容量を特徴づけることになる。

また、容量性等価回路Ｃ’Ｍ１は、デバイスＱ１０と同
じであるデプレツシヨン・モード負荷デバイスＱ１５と
、フィードバック容量ＣＭＩＦに接続されているエンハ
ンスメント・モード能動デバイスＱ１６とを含んでいる
。第２図の配列で示されている容量ＣＭＩＰはＭ１導電
性ラインの蛇行形のアレーで作られており、基板２０に
対するその容量は、ＣＭ２Ｆで説明したと同じように、
Ｍルーベル上の導電性ラインの単位長さ毎の容量を特徴
づける。

また、容量性等価回路Ｃ’ＧＸはデバイスＱ１０と同じ
であるデプレツシヨン・モードＦＥＴ負荷デバイスＱ１
７を含んでいる。それは、ＭＯ５容量容量９を通して接
続されたエンハンスメント・モード能動デバイスＱ１８
を含む。第２図の回路で示されているＭＯ５容量容量９
は酸化薄膜の容量を含み、その容量の大きさは、ＣＭ２
Ｆについて説明したのと同じように、半導体基板に対し
て、多結晶シリコン・ゲート容量のための酸化薄膜の容
量ＣＧＸを特徴づける。

また、ノード４２はゼロ・スレシホールドＦＥＴデバイ
スＱ２０のゲートに接続されており、その出力ノード４
６は容量を経て基板２０へ接続されている。チップの製
造過程におけるプロセス・パラメータの変動で生ずる、
デバイスＱ２０のスレシホールド電圧の変動は、ノード
４６における出力の変化を生ずるＦＥＴデバイスＱ２０
は、そのゲートに印加された交流電圧値を出力ノード４
６における直流電圧値へ変換する整流器として作用する
。

動作において、特定のチップに対するプロセス・パラメ
ータの種々の大きさの彰響は、ノード４０における矩形
入力信号を、ノード４２に交流信号として表させ、それ
は、デバイスＱ２０のゲートに印加されたとき、出力ノ
ード４６において分えられた大きさの直流電圧を発生す
る。第１図の回路の出力における電圧の大きさは同じ集
積回路内の信号伝播遅延を特徴づける。

Ｆ８作用第１図の性能予測回路は古典的な第１段の低域濾波器と
実質的に同じで、それは第３図の模式回路図において単
純化した形式で表されている０人カデブレツション・モ
ード負荷デバイスＱＩＯ５Ｑｌｌ及びＱ１２は、第３図
のＲで特徴付けられている直列接続抵抗を有している。

ノード４２において並列に接続されている容量性等価回
路Ｃ′Ｍ２、Ｃ’ＭＩ及びＣ’ＧＸの容量は第３図のＣ
で代表している。矩形波信号が入力端子４０に印加され
た時、第３図の低域浦波器の性質は、出力ノード４２の
出力電圧値（Ｖｏｕｔ）を入力ノード４０に印加された
入力電圧（Ｖ　ＩＮ　）で割った比率によって表すこと
が出来る。その大きさは次式によって特徴づけられる。

ＶＯｌｒｒ　　　　　　１＝　　　　　　　　　　　　　（１）ＶＩＮ　　　　　１＋ｗＲＣ上式中、Ｗは２Ｐｌに入力ノード４０に印加される入力
周波数を乗じたものに等しい。

第２図を参照して、集積回路チップの信号伝播遅延の特
徴を説明するため、古典的な低域濾波器を用いた場合の
問題を説明する。第２図に示されている入力ノード４０
は０．１０１６ミリメードル（４ミル）の入力バッドと
して示され、且つ出力ノード４６は同じ側の同じ０．１
０１６ミリメードル（４ミル）の寸法を持つ出力パッド
として示されている。若し、第２図に示された容量ＣＭ
２Ｆの）Ｊ法と同じ大きさを有するＣ’Ｍ２のための単
純な容量を作ろうと試み、そして更に、若し、第２図に
示された容量ＣＭＩＦの寸法と同じ大きさを有するＣ’
ＭＩのための容量を作ろうと試み、そして更に、若し、
第２図に示されたＱ１９と同じ司法の大きさを持つＣ’
ＧＸのための容量を作ろうと試みたとすると、これらの
３つの容量の合計の容量値は約５ピコ・ファラッドの大
きさになる。集積回路チップ中でコンデンサの寸法を大
きくすることはチップ内の他回路を過密にすることにな
るから、集積回路チップ内でコンデンサの大きさを増す
ということは実用性に乏しい。第３図のフィルタのＣの
値は約５ピコ・ファラッドある。

第１図のＱＩＯｌＱｌｌ及びＱ１２の直列抵抗値Ｒは約
６００オームである。従って、その伝播ファンクション
は約−３ｄｂなので、フィルタを駆動するために必要な
、入力ノード４０に印加される入力信号の矩形波の周波
数は３００メガヘルツである。３００メガヘルツの矩形
波を正確な最大振幅で発生するのは困難である０入力ノ
ード４０に印加するための３００メガヘルツの矩形波を
制御するためには、前もって、誘導性結合とか、容量性
負荷とか、他のテスト器具に関する問題を回避するため
の予防策を講じなければならない。

従って、第１図の容量性等価回路Ｃ’Ｍ２、Ｃ’ＭＩ及
びＣ’ＧＸを単純なコンデンサに置き換えて、ノード４
２における実効容量を増加するためにミラー理論の原理
を利用することが本発明の一つの側面である。

ミラー理論の説明は第１図の容量性等価回路Ｃ’Ｍ２と
開運して行われる。デプレツシヨン・モード負荷デバイ
スＱ１３及びエンハンスメント・モード活動性デバイス
Ｑ１４で構成したインバータは約１００の利得ＡＶを有
していること、換言すると、０．０１ボルトのデルタ信
号がデバイスＱ１４のゲートに印加された場合、インバ
ータの出力ノードは約−１ボルトのデルタ信号を出力す
る。

出力ノード５２及びデバイスＱ１４のゲートの開にフィ
ードバック容量ＣＭ２Ｆを接続することによって、負の
フィードバックが得られる。容量ＣＭ２Ｆに跨がる電圧
は、出力ノード５２の電圧と、インバータの入力ノード
４２の電圧との差であり、それは、ノード４２に印加さ
れたデルタ信号が０゜０１ボルトであり、且つ出力ノー
ド５２の出力がデルタ−１ボルトである場合、容量ＣＭ
２Ｆに跨がる電位差はデルタ１．０１ボルトである。こ
れとは対照的に、容量ＣＭ２Ｆがノード４２と接続電位
との間に直接に接続された場合、容量ＣＭ２　Ｆに跨が
る電位差はデルタ０．０１ボルトである。容量の電圧を
変化するのに必要な電荷の転送はＱ＝ＣＶに開運するか
ら、容量に跨がる電位差を１．０１ボルトに上昇するた
めに、ノード４２がＱ１４のゲートへ印加する電荷は、
容量ＣＭ２Ｆが単に接地電位へ直接に接続されている場
合に必要な電荷よりも１０１倍大きく与えなければなら
ない。

従って、ミラー理論に従うと、第１図の容量性等価回路
Ｃ’Ｍ２の実効容量は、接地電位に直接に接続された場
合、容量ＣＭ２Ｆの容量よりも１０１倍大きい。従って
、ミラー理論の動作の下では、ノード４２にあるＣＭ２
Ｆと同じ寸法の実効容量は、若し容量が接地電位に直接
に接続されれば、１０１倍の大きさにすることが出来る
。この原理はまた、第１図の容量性等価回路Ｃ’ＭＩ及
び容量性回路Ｃ’ＧＸにも当嵌るので、ノード４２にお
けるＣ’Ｍ２．０１Ｍ１およびＣ’ＧＸの並列回路によ
り表される実効容量は約５６０ピコ・ファラッドである
。第３図に示した古典的な第１段の低域フィルタにおい
て、もしＣの値を約５６０ピコ・ファラッドの大きさに
するように、Ｃの値を第１図のＣ’Ｍ２、Ｃ’ＭＩ及び
Ｃ’ＧＸの和に等しくしたとすれば、フィルタの入力に
対して一３ｄｂのフィルタ出力にさせるに必要な、入力
ノード４０に印加される駆動矩形波周波数は３メガヘル
ツになる。３メガヘルツの矩形波は通常の回路技術で容
易に発生することが出来、且つ信頼性のある正確なパル
ス振幅を持たせるよう容易に制御することが出来るので
、入力信号と出力信号との比率はテスト用として精密に
決めることが出来る。

更に、テスト装置の持つ容量とかインダクタンスが３メ
ガヘルツの信号に与える影響はテスト環境において殆ど
問題にならない。

第１図の性能予測回路の製造に関係する、集積回路チッ
プのプロセス・パラメータの変動は、性能予測回路の入
力電圧振幅と出力電圧振幅との比率を変化する。上述の
第（１）式から分るように、デプレツシヨン・モード負
荷デバイス１０、Ｑｌｌ及びＱ１２の実効抵抗Ｒは、既
に述べたように、プロセス・パラメータによって変化さ
れ、そして、若しその実効抵抗が増加すると、入力電圧
対出力電圧の比率は対応して減少する。これは、測定す
ることが出来、そして本発明に従って、伝播遅延に開運
付けることの出来る、デプレツシヨン・モード負荷デバ
イスの抵抗の変化の識別を与える。他方、プロセス・パ
ラメータの変動のために、若し、集積回路チップ内の回
路の第２レベルの金属Ｍ２、第ルベルの金属Ｍ１又は薄
膜酸化Ｈλ容量に変動が生じたとすれば、これはまた、
容量性等価回路Ｃ’Ｍ２、Ｃ’ＭＩまたはＣ’ＧＸの容
量に影響するので、若しこれらの容量の和Ｃが増加すれ
ば、第（１）式に従ってＶＩＮ対ＶＯＵＴの比率は減少
する。また、これは第１図の性能予測回路のために測定
することが出来る。デプレツシヨン・モード負荷デバイ
スの抵抗及び夫々のタイプの容量に対する方向を反対に
変化することは、プロセス・パラメータ及び変動の関数
として、反対方向に測定出力電圧の変動を惹起する。

既に説明したように、集積回路チップの信号伝播遅延特
性はチップ内のデプレツシヨン・モード負荷ＦＥＴデバ
イスの抵抗の関数であり、そしてまた、チップ内の第ル
ベルの金属ラインＭ１、第２レベルの金属ラインＭ２及
び酸化薄膜の容量の関数である。第１図の性能予測回路
の入力電圧ＶＩＮ対出力電圧ＶＯＵＴの比率を測定する
ことによって、集積回路チップの信号伝播遅延特性は精
密に決定することが出来る。若し、テスト・プローブが
第１図のノード４２に接続されたとすると、ノード４０
における入力矩形波信号対出力矩形波信号の比率は、テ
ストされている集積回路チップのプロセス・パラメータ
の特定のセットの結果を表している。他の案の回路とし
て、ノード４２の出力電圧を整流させるために、デバイ
スＱ２０及び容量５０で構成されるインバータを第１図
の性能予測回路に設けて、回路の出力を直流で測定しう
るようにすることが出来る。±０．００２ボルトの精密
さで０ボルトから５ボルトまでの範囲の直流電圧を正確
に測定することの出来るテスト装置は容易に人手しつる
ので、第１図の性能予測回路の入力端子と出力電圧とを
入力することによりそれらの比率を通常のテスト装置で
極めて正確に測定することが出来る。このことは集積回
路チップの信号伝播遅延特性を精密に特定しうることを
意味する。

第１図の回路の出力ノード４６に接続されている容量５
０は、出力パッドや、テスト・プローブの導線や、その
他パッドをテスト装置に接続するのに要するはべての接
続体の容量を代表する。ノード４６の電圧はデバイスＱ
２０のゼロ・スレシホールド・ゲートへ加えられる電圧
と同じ大きさまで上昇することが出来るので、容量５０
の容量の変動はテストの結果に実質的に影響しない。容
量５０を充電するための充電電流はドレイン電圧Ｖｄｄ
から来るけれども、その充電電流は、ノード４６の電圧
がデバイスＱ２０のゲートに印加されている電圧と同じ
値に上昇するので、影響されることはない、デバイスＱ
２０のゲートはノード４２の高インピーダンスで低容量
のノードを表すので、出力ノード４６は、テスト・プロ
ーブ及び他の装置による比較的大きな負荷を課すことが
出来、しかも、第１図の性能予測回路の動作に影響を与
えない、従って、第１図の回路にデバイスＱ２０を加え
ることによって、出力ノード４２は緩衝され且つ整流さ
れるので、性能予測回路の動作に影響を及ばすことなく
、ノード４０の入力電圧に対してノード４６の出力電圧
の相対的振幅を精密に測定するため、通常の直流テスト
装置をノード４６に接続することが可能となる。

Ｇ０発明の効果上述したように、本発明は集積回路チップ内の集積回路
の性能を予測する技術を提供する。

【図面の簡単な説明】

第１図は本発明に従った性能予測回路の模式的回路図、
第２図は第１図に示された性能予測回路図の物理的配列
を示す図、第３図は第１段低域濾波器を示す回路図、第
４図は集積回路チップ内の代表的な信号路を示す多重集
積回路の簡略図、第５図は第４図の代表的信号路を示す
回路の詳細を示す図、第６図は第５図の回路図の導体１
０を示した断面図である。４０・・・・入力ノード、４６・・・・出力ノード、Ｑ
１０、Ｑｌｌ、Ｑ１２・・・・デプレツシヨン・モード
負荷ＦＥＴデバイス、Ｃ’ＭＩ、Ｃ’Ｍ２、Ｃ’ＧＸ・
・・・容量性等価回路。

Claims

【特許請求の範囲】集積回路チップ上の信号伝播速度特性をモニタするため
の装置であつて、（ａ）ドレインを入力ノードに、ソースを共通ノードに
それぞれ接続され、上記集積回路チップの処理パラメー
タの関数である有効抵抗をもつ第１のデプレツシヨン・
モード負荷デバイスと、（ｂ）ドレインをドレイン電位に接続され、ソースを、
ソースをアース電位に接続されゲートを上記共通ノード
に接続されてなるエンハンスメント・モード活動性デバ
イスのドレインに接続された第２のデプレツシヨン・モ
ード負荷デバイスをもつ反転回路と、（ｃ）第１の端子を上記第２のデプレツシヨン・モード
負荷デバイスの上記ソースに接続され、第２の端子を上
記共通ノードに接続され、上記集積回路チップの処理パ
ラメータの関数であるキャパシタンスをもつフィードバ
ック・コンデンサと、（ｄ）上記集積回路チップの処理パラメータの値を特徴
づける、上記入力ノードにおける経時変化入力電圧に対
する経時変化出力電圧の比を測定するべくテスト・プロ
ーブを付与するために上記共通ノードに接続された出力
ノードとを具備し、（ｅ）上記反転回路は、上記反転回路と上記フィードバ
ック・コンデンサの組合せが上記共通ノードにおいて有
効利得と上記フィードバック・コンデンサのキャパシタ
ンスの積にほぼ等しい値であるキャパシタンスをあらわ
すような有効利得をもつ、集積回路のモニタ装置。