JP5589224B2 - Mos容量テスト構造と、それに関連した、電圧の関数として容量曲線を測定するための方法 - Google Patents
Mos容量テスト構造と、それに関連した、電圧の関数として容量曲線を測定するための方法 Download PDFInfo
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Description
−活性領域ZAに覆いかぶさる寸法W×Lのゲート領域Gの頂点に対応する4つの角部における三次元の角部容量Ca1、Ca2、Ca3、Ca4(図1)と、
−ゲートの幅Wに沿った容量Cwとその長さLに沿った容量Clを含む、活性領域上のゲート端の浮遊容量である。45ナノメータ技術ノードの例を参照すると、これらの端部浮遊容量は幅Wまたは長さLの1μm当たりほぼ0.2fF(10−15F)程度である。容量Cwは、ゲートとソースおよびドレイン拡散領域との間の、スペーサを介した容量と酸化膜を介した容量とを含む。図2に例示されるのはこれであり、幅Wに沿った容量Cwでは、浮遊容量c9はゲート電極ge/スペーサe1/拡散層Sを含むスタックに対応し、浮遊容量c10はゲート電極ge/ゲート酸化膜gox/拡散領域Sを含むスタックに対応する。容量Clは、活性領域端部で観察される特有の容量に関連する。
式Sequiv=Σ(Li×Wi)−Σ(L’i×W’i)
(式中、
−Li、Wiはそれぞれ上記ペアの第1の装置DT1のトランジスタTiの長さと幅とを表し、
−L’i、W’iはそれぞれ第2の装置DT2のトランジスタT’iの長さと幅とを表す)
により与えられる2つの装置間の表面積の差Sequivが非零となるように選択される、容量構造に関する。
−装置DT1のトランジスタTiの長さの和が装置DT2のトランジスタT’iの長さの和と等しくなるように、すなわち、
Σ(Li)i=1〜n=Σ(L’i)i=1〜n、
−装置DT1のトランジスタTiの幅の和が装置DT2のトランジスタT’iの幅の和と等しくなるように、すなわち、
Σ(Wi)i=1〜n=Σ(W’i)i=1〜n
−表面積S1と表面積S2の表面積の差(Sequivで表される)が非零である、すなわち、Sequiv=Σ(Li×Wi)−Σ(L’i×W’i)≠0となるように選択される。
Sequiv=Σ(Li×Wi)−Σ(L’i×W’i) 式(1)
a)通常の測定手段を使用する同様の測定環境において、これらの2つの装置C1(V)、C2(V)のそれぞれに対し電圧の関数として容量を測定する。
b)等化表面積Sequivにより割られた2つの装置の特性の差分すなわち[C1(V)−C2(V)]/Sequivを計算する。
Σ{(Li+δL)×(Wi+δW)}−Σ{(L’i+δL)×(W’i+δW)}=Σ(Li×Wi)−Σ(L’i×W’i) 式(2)
(I−I’)/f=CVdd 式(3)
ここで、Vddは信号の電圧振幅、V1とV2は2つのインバータのバイアス電圧、fはインバータに印加される電圧信号の周波数であり、IとI’はインバータにおける供給電流である。
I1/f=Qinv1+QDT1+If1×tp 式(4)
式中、tpはp型トランジスタの導通時間、Qinv1は測定インバータINV1とその浮遊容量とに固有のスイッチング電荷、If1は所定電圧レベルVddに対する装置DT1のノードn1、n2間の測定対象容量の漏れ電流、QDT1は電圧Vddに対する装置DT1の電荷である。
I10/f=Qinv1+QDT1 式(5A)
I20/f=Qinv2+QDT2 式(5B)
δF/δV=δ(QDT1−QDT2)/δV=C1(V)−C2(V)
a)所与の周波数f、電源レベルVdd、導通時間tpに対し各インバータの供給電流I1、I2を測定し、そして周波数I1/f、I2/fに関する電流の比を計算する工程、
b)様々な導通時間tpの値に対し工程a)における測定を繰り返し、導通時間tpの関数としてI1/f、I2/fをそれぞれ与える2つの曲線H1、H2をプロットし、そして図14に例示するように零のtpに外挿された値I10/f、I20/fを得るために曲線H1、H2を原点へ外挿する工程、
c)Vddの関数としてI10/f、I20/fをそれぞれ与える曲線F1、F2を得るために、一定のfにおける様々なVddの値に対し工程a)、b)を繰り返す工程、
d)電圧Vddの関数として2つの装置DT1、DT2間の差電荷ΔQ=QDT1−QDT2の曲線を得るために、これらの2つの曲線F1、F2間の差を計算する工程、
e)この曲線の電圧に関する導関数δΔQ/δVを計算し、電圧Vddの関数として2つの装置間の差分容量の曲線を与える工程、
f)表面積として式(1)に定義された等化表面積Sequivを使用することにより、電圧の関数として単位面積当たりの2つの装置間の差分容量の曲線CST(V)=(δΔQ/δV)/Sequivを計算する工程。
DT1 第1の装置
DT2 第2の装置
n1、n1’ 第1のノード
n2、n2’ 第2のノード
l1 第1の長さ
l2 第2の長さ
L 第3の長さ
v1 第1の幅
W 第2の幅
v2 第3の幅
Li 第1の装置DT1のトランジスタTiの長さ
Wi 第1の装置DT1のトランジスタTiの幅
L’i 第2の装置DT2のトランジスタT’iの長さ
W’i 第2の装置DT2のトランジスタT’iの幅
T10、T’10 第1のトランジスタ
T20、T’20 第2のトランジスタ
T100、T’100 第1のトランジスタ
T200、T’200 第2のトランジスタ
T300、T’300 第3のトランジスタ
p1、p1’ 第1のテストパッド
p2、p2’ 第2のテストパッド
INV1、INV2 CMOSインバータ
Vp p型トランジスタの共通制御信号
Vn n型トランジスタの共通制御信号
CST(V) 差分容量の曲線
QI1、QI2 第1の曲線
F1、F2 第2の曲線
tp p型トランジスタの閉時間
f 周波数
I1、I2 インバータの電流電源
Vdd 供給電圧
ΔQ 差分曲線
Sequiv 等化表面積
Claims (15)
- 第1の(DT1)および第2の(DT2)半導体装置を有するMOS容量テスト構造(ST)であって、前記各装置は、そのゲートがすべて第1のノード(n1)で電気的に接続され、そのソースとドレインがすべて第2のノード(n2)で電気的に接続されるMOSトランジスタを含み、前記2つの装置のトランジスタは同一型のものであり、前記トランジスタの寸法は、一方ではその長さの和が他方ではその幅の和がそれぞれ前記2つの装置で等しくなるように、かつ
式Sequiv=Σ(Li×Wi)−Σ(L’i×W’i)
(式中、
−Li、Wiはそれぞれ前記第1の装置DT1のトランジスタTiの長さと幅とを表し、
−L’i、W’iはそれぞれ前記第2の装置DT2のトランジスタT’iの長さと幅とを表す)
により与えられる前記2つの装置間の表面積の差Sequivが非零になるように選択される、テスト構造。 - 前記2つの装置はn個(nは2以上の整数)のMOSトランジスタを有することを特徴とする、請求項1に記載のテスト構造。
- n=2であることを特徴とする、請求項2に記載のテスト構造。
- 前記第1の装置(DT1)は、第1の長さLと第1の幅Wを有する第1のトランジスタ(T10)と、第2の長さlと第2の幅vを有する前記第2のトランジスタ(T20)(ここでL>l、W>v)とを含み、
前記第2の装置(DT2)は、その長さが前記第1の長さLと等しくその幅が前記第2の幅vと等しい第1のトランジスタ(T’10)と、その長さが前記第2の長さlと等しくその幅が前記第1の幅Wと等しい第2のトランジスタ(T’20)とを含むことを特徴とする請求項3に記載のテスト構造。 - n=3であることを特徴とする、請求項2に記載のテスト構造。
- 前記第1の装置(DT1)は、第1の長さl1と第1の幅v1を有するトランジスタ(T100)と、第2の長さl2と第2の幅Wを有する第2のトランジスタ(T200)と、第3の長さLと第3の幅v2を有する第3のトランジスタ(ここでL>l2>l1、W>v2>v1)とを含み、
前記第2の装置(DT2)は、その長さが前記第2の長さl2と等しくその幅が前記第3の幅v2と等しい第1のトランジスタ(T’100)と、その長さが前記第1の長さl1と等しくその幅が前記第2の幅Wと等しい第2のトランジスタ(T’200)と、その長さが前記第3の長さLと等しくその幅が前記第1の幅v1と等しい第3のトランジスタ(T’300)と、を含むことを特徴とする請求項5に記載のテスト構造。 - 前記装置のそれぞれにおいて、第1のテストパッド(p1、p1’)に第1のノード(n1、n1’)を接続するための第1の接続構造と、第2のテストパッド(p2、p2’)に第2のノード(n2、n2’)を接続するための第2の接続構造とを含む、請求項1〜6のいずれか一項に記載のテスト構造。
- 前記第1の接続構造と前記第2の接続構造は、前記2つの装置において、それぞれ同一の構造であることを特徴とする、請求項7に記載のテスト構造。
- 2つの同一のCMOSインバータ(INV1、INV2)をさらに含む請求項1〜6のいずれか一項に記載のテスト構造(ST)であって、前記各インバータは前記第1(DT1)および前記第2の(DT2)装置のそれぞれの一つを充電し、前記2つのインバータのp型トランジスタは共通制御信号(Vp)を受信し、前記2つのインバータのn型トランジスタは共通制御信号(Vn)を受信し、前記p型およびn型トランジスタの前記制御信号は、互いに重ならないタイプのものである、テスト構造。
- 前記2つのインバータは、通常は1000μm未満の距離で互いに近接して形成されることを特徴とする、請求項9に記載のテスト構造。
- テスト構造の第1の装置(DT1)と第2の装置(DT2)間の電圧の関数として差分容量の曲線(CST(V))を記録するために前記テスト構造(ST)を使用する方法であって、前記各装置は、そのゲートがすべて第1のノード(n1)で電気的に接続されそのソースとドレインがすべて第2のノード(n2)で電気的に接続されるMOSトランジスタを含み、前記トランジスタの寸法は、一方ではその長さの和が他方ではその幅の和がそれぞれ前記2つの装置で等しくなるように、かつ
式Sequiv=Σ(Li×Wi)−Σ(L’i×W’i)
(式中、
−Li、Wiはそれぞれ前記第1の装置DT1のトランジスタTiの長さと幅とを表し、
−L’i、W’iはそれぞれ前記第2の装置DT2のトランジスタT’iの長さと幅とを表す)
により与えられる前記2つの装置間の表面積の差Sequivが非零になるように、選択され、
前記方法は、前記第1と第2の装置(DT1、DT2)のそれぞれに印加される電圧の関数として容量を確定する工程と、前記テスト構造の前記等化表面積Sequivによる割り算によって単位面積当たりの差分容量の曲線として表された電圧の関数として前記2つの装置間の差分容量の前記曲線を計算する工程とを含む、方法。 - 前記各装置は、第1のテストパッド(p1、p1’)に第1のノード(n1、n1’)を接続するための第1の接続構造と、第2のテストパッド(p2、p2’)に第2のノード(n2、n2’)を接続するための第2の接続構造とを含む、請求項11に記載の方法であって、
前記電圧は、容量計により、前記第1と第2の装置のそれぞれの前記第1と第2のパッドの端子に印加されることを特徴とする方法。 - 前記第1の接続構造と前記第2の接続構造は、前記2つの装置において、それぞれ同一の構造である、請求項12に記載の方法。
- 前記テスト構造は、2つの同一のCMOSインバータ(INV1、INV2)をさらに含み、前記インバータのそれぞれは前記第1(DT1)および前記第2の(DT2)装置のそれぞれの一つを充電し、前記2つのインバータのp型トランジスタは共通制御信号(Vp)を受信し、前記2つのインバータのn型トランジスタは共通制御信号(Vn)を受信し、前記p型およびn型トランジスタの前記制御信号は互いに重ならないタイプのものであり、前記p型トランジスタの閉時間が前記n型トランジスタの閉時間と異なるように前記p型およびn型トランジスタに周波数fのスイッチング制御信号を印加する、請求項11に記載の方法であって、
前記方法は、前記各インバータとその関連する負荷装置毎に、
a)前記閉時間の関数として、周波数に対する測定電流の比(I1/f、I2/f)を与える第1の曲線(QI1、QI2)を得るために、前記p型トランジスタの前記閉時間(tp)の関数として、前記インバータの所与のスイッチング周波数(f)と所与の供給電圧Vddに対し各インバータの電流電源(I1、I2)を測定する工程と、
b)前記p型トランジスタの零の閉時間に対応する原点へ外挿された周波数に対する測定電流の比(I10/f、I20/f)の値を得るために、前記第1の曲線を前記原点へ外挿する工程と、
c)前記供給電圧(Vdd)の異なる値に対し、前記工程a)とb)を繰り返し、前記供給電圧(Vdd)の関数として前記原点へ外挿した電流と周波数の比(I10/f、I20/f)を与える第2の曲線(F1、F2)を得ることを可能にし、次に、前記電圧の関数として前記2つの装置間の単位面積当たりの差分容量の曲線(CST(V))を計算する工程であって、
d)前記第2の曲線(F1、F2)間の差分曲線(ΔQ)を計算する工程と、
e)前記差分曲線の電圧に対する導関数(σΔQ/δV)を計算する工程と、
f)前記テスト構造の前記等化表面積Sequivで割る工程と、を含む工程と、
の測定工程を連続的に含む方法。 - 前記2つのインバータは、通常は1000μm未満の距離で互いに近接して形成される請求項14に記載の方法。
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