CN109541321B - 一种mos晶体管栅极小信号电容测试方法及系统 - Google Patents

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Abstract

本发明公开了一种MOS晶体管栅极小信号电容测试方法及系统，该方法包括：步骤S1，于MOS晶体管的栅极施加扫描电压Vg；步骤S2，确定MOS晶体管的测试频率；步骤S3，于MOS晶体管的栅极施加设定频率的小信号交流电；步骤S4，测量MOS晶体管的栅极小信号电容Cgg；步骤S5，按设定步长增加扫描电压Vg并测量MOS晶体管的栅极小信号电容Cgg；步骤S6，判断扫描电压Vg是否到达预设电压值，于到达预设电压值时，进入S7；步骤S7，判断栅极小信号电容Cgg与Vg关系曲线是否与正常模型相符，以确定是否返回S2进行重新测量，若相符则结束测量，否则进入步骤S8，将测试频率降低一个数量级返回S2重新进行测量。

Description

一种MOS晶体管栅极小信号电容测试方法及系统
技术领域
本发明涉及MOS晶体管测试技术领域，特别是涉及一种MOS晶体管栅极小信号电容测试方法及系统。
背景技术
Cgg是MOS器件的栅极小信号电容，它的测试方法一般为：栅极加一个扫描电压Vg，Vg从-Vdd扫到Vdd，在Vg扫描的时候对Vg加一个小信号交流电，这时候测试栅极的小信号电容。
目前，MOS晶体管的Cgg测试一般使用频率为105Hz的交流电，它的栅压Vg一般从-Vdd扫到Vdd，这样能够得到积累区(Vg<0)、耗尽区/弱反型区/中反型区(0<Vg<VT)、强反型区(Vg>VT)的栅极小信号电容随电压变化的曲线，如图1所示。
如图2所示，为一个工作电压Vdd为5V的PMOS器件，1、3、4为有源区，1为源区，3为漏区，4为衬底，2为多晶硅栅，其SPICE测试结构是W/L＝40μm/40μm，Multi＝4(代表相同4颗器件并联)。按现有方法对其进行测量，可得到其栅极小信号电容Cgg曲线，如图3所示，为一5VPMOS器件的Cgg曲线，测试频率为100K，实线是模型，实心点是WAT测试数据，如图4所示为一NMOS器件的Cgg曲线，其测试频率也为100K，实线是模型，实心点是WAT测试数据，可见，对于该5V的PMOS器件，其得到的反型区的栅极小信号电容Cgg曲线异常，无法得到准确的栅极小信号电容Cgg。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种MOS晶体管栅极小信号电容测试方法及系统，以实现特殊MOS器件的栅极小信号电容Cgg准确测试的目的。
为达上述及其它目的，本发明提出一种MOS晶体管栅极小信号电容测试方法，包括如下步骤：
步骤S1，于MOS晶体管的栅极施加扫描电压Vg；
步骤S2，确定该MOS晶体管的测试频率；
步骤S3，于该MOS晶体管的栅极施加设定频率的小信号交流电；
步骤S4，测量该MOS晶体管的栅极小信号电容Cgg；
步骤S5，按设定步长增加扫描电压Vg并测量MOS晶体管的栅极小信号电容Cgg；
步骤S6，判断扫描电压Vg是否到达预设电压值，于到达预设电压值时，进入步骤S7；
步骤S7，判断栅极小信号电容Cgg是否与正常模型相符，以确定是否返回步骤S2进行重新测量
优选地，于步骤S7中，若所述栅极小信号电容Cgg与Vg关系曲线与正常模型相符，则结束测量，若否，则降低测试频率，然后返回S2重新测量。
优选地，于步骤S6中，若所述扫描电压Vg未到达预设电压值，则返回步骤S3，直到Vg到达预设电压值。
优选地，于步骤S3中，对于所有MOS晶体管，于其栅极施加的小信号交流电初始测试频率为AkHz，其中A为大于或等于0.1的值。
优选地，于步骤S3中，对于因各种工艺条件或版图导致沟道电阻较大的MOS晶体管，于其栅极施加(A/10)KHz的小信号交流电。
优选地，于步骤S1中，于该MOS晶体管栅极施加扫描电压Vg＝-Vdd，所述Vdd为电源电压。
优选地，于步骤S6中，判断扫描电压Vg是否到达Vdd，于到达Vdd时，进入步骤S7。
为达到上述目的，本发明还提供一种MOS晶体管栅极小信号电容测试装置，包括：
扫描电压施加单元，用于于MOS晶体管的栅极施加扫描电压Vg；
测试频率确定单元，用于确定该MOS晶体管的测试频率；
小信号交流电施加单元，用于该MOS晶体管的栅极施加设定频率的小信号交流电；
测量单元，用于测量该MOS晶体管的栅极小信号电容Cgg；
步长递增单元，用于按设定步长增加扫描电压Vg；
扫描电压判断单元，用于判断扫描电压Vg是否到达预设电压值，于到达预设电压值时，启动栅极小信号电容判断单元；
栅极小信号电容判断单元，用于判断所述栅极小信号电容Cgg与Vg关系曲线是否与正常模型相符，以确定是否要重新测量。
优选地，所述栅极小信号电容判断单元于判断所述栅极小信号电容Cgg与Vg关系曲线与正常模型相符时，结束测量，否则降低测试频率，并返回所述测试频率确定单元重新测量。
优选地，所述扫描电压判断单元于判断出所述扫描电压Vg未到达预设电压值时，返回所述小信号交流电施加单元，直到所述扫描电压Vg到达所述预设电压值。
与现有技术相比，本发明一种MOS晶体管栅极小信号电容测试方法及系统通过对于特殊情况下的MOS器件，例如因各种工艺条件导致沟道电阻较大的MOS器件，将原先用于Cgg测试的AkHz频率降低到(A/10)kHz频率的交流小信号去测试因各种工艺条件导致沟道电阻较大的MOS器件的栅极小信号电容，这样就能够得到正确的Cgg值，可实现因各种工艺条件或版图导致沟道电阻较大的MOS器件的栅极小信号电容Cgg准确测试的目的。
附图说明
图1为现有技术半导体器件物理中MOS二极管Cgg测试曲线图；
图2为现有技术中5V PMOS器件的测试结构图；
图3为现有技术中5V PMOS器件的Cgg测试曲线图；
图4为现有技术中5V NMOS器件的Cgg测试曲线图；
图5为本发明一种MOS晶体管栅极小信号电容测试方法的步骤流程图；
图6为本发明一种MOS晶体管栅极小信号电容测试装置的系统架构图；
图7为本发明具体实施例中降低测试频率得到的PMOS器件的正常Cgg曲线图；
图8为现有技术和本发明具体实施例中5V PMOS器件的Cgg测试曲线对比图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
对于现有技术出现的5V PMOS器件的Cgg曲线异常现象，若按照经典理论解释，由于MOS二极管器件处于强反型区时的反型层的电子来源于晶格中热产生与复合的过程，这种过程速度很慢，当频率高的时候电子就会来不及产生或复合，其小信号电容就会很小。但这种理论并不适合实际的MOS器件的Cgg的测试，因为实际的MOS器件沟道反型时连接源漏，其反型层电子可以由源漏提供，这样测试频率较高时反型层的栅极小信号电容时也能得到正常的较高的Cgg曲线，故由一般的理论不能解释这种现象。
经典理论认为的反型区的反型载流子由于产生复合速度慢而不能及时跟上频率变化的速度，导致Cgg测试值偏小。但这个经典理论是建立在MOS二极管电容的基础上，即没有源漏的MOS二极管结构，这时在Vg上添加一个交流小信号电压时反型层的反型载流子基本没有其他渠道获得或去除载流子，基本载流子的增加或减少的速度是由产生复合的速度决定。但实际的MOS器件都有源漏，都可以由源漏提供沟道反型层载流子获得和去除的渠道。
所以本发明认为，这个5V PMOS器件测试结构的特殊性是导致Cgg测试值偏小的原因。具体而言，该5V PMOS器件的SA和SB(栅到AA边缘沿着沟道方向的距离)是1.33μm，是55nm工艺核心器件的0.4μm的3倍以上，而且这个测试结构的单元的宽长比为W/L＝40μm/40μm，而55nm工艺核心器件的测试结构的宽长比为W/L＝30μm/30μm，沟道长度是55nm工艺核心器件的1.33倍。两个因素，一方面SA和SB比较大导致了源漏电阻较大，另一方面测试结构的沟道长度比较长，而且相比于低功耗逻辑器件，阱注入剂量比较低导致该5V PMOS器件的沟道电阻相比低功耗逻辑核心器件更大。这几个因素共同导致其在小信号交流信号作用下的充放电时的电阻比较大，这样就会导致交流小信号充放电流较小，导致测得的Cgg较小。而同样是5V的NMOS器件没有出现这种情况的原因本发明推测是NMOS器件的电子迁移率比PMOS器件的空穴迁移率大的原因，由于电子迁移率大，NMOS器件的小信号充放电电流还是比较大，所以其Cgg测试值没有下降。5V NMOS器件没有出现Cgg测试值偏小的原因是对于NMOS器件而言，电子迁移率比PMOS器件的空穴迁移率高，5V NMOS器件的交流小信号电容的充放电电流比5V PMOS器件更大的原因。
图5为本发明一种MOS晶体管栅极小信号电容测试方法的步骤流程图。如图5所示，本发明一种MOS晶体管栅极小信号电容测试方法，包括如下步骤：
步骤S1，于MOS晶体管的栅极施加扫描电压Vg＝-Vdd，其中Vdd为电源电压；
步骤S2，确定该MOS晶体管的测试频率；
步骤S3，于该MOS晶体管的栅极施加设定频率，即之前确定的频率，的小信号交流电，在本发明具体实施例中，对于所有MOS晶体管，起始时于其栅极施加较高频率AkHz(例如100kHz)的小信号交流电，其中A为大于或等于0.1的值，对于因各种工艺条件或版图导致沟道电阻较大的MOS晶体管，于其栅极施加较低频率(A/10)kHz(相应地10KHz)的小信号交流电，在本发明具体实施例中，例如该沟道电阻较大的MOS晶体管器件的SPICE测试结构为W(宽)/L(长)＝40μm/40μm，Multi＝4(晶体管单元重复的个数，Multi＝4为4个相同的晶体管并联)；
步骤S4，测量该MOS晶体管的栅极小信号电容Cgg；
步骤S5，按设定步长增加扫描电压Vg；
步骤S6，判断扫描电压Vg是否到达Vdd，若否，则返回步骤S3，直到Vg到达Vdd，若是则进入步骤S7
步骤S7，判断栅极小信号电容Cgg与Vg关系曲线是否与正常模型相符，若是则结束测量，若否，则进入步骤S8；
步骤S8，降低测试频率，一般地，将测试频率降低一个数量级，然后返回S2重新测量。
图6为本发明一种MOS晶体管栅极小信号电容测试装置的系统架构图。如图6所示，本发明一种MOS晶体管栅极小信号电容测试装置，包括：
扫描电压施加单元601，用于于MOS晶体管的栅极施加扫描电压Vg＝-Vdd，其中Vdd为电源电压；
测试频率确定单元602，用于确定该MOS晶体管的测试频率；
小信号交流电施加单元603，用于于该MOS晶体管的栅极施加设定频率的小信号交流电，对于所有MOS晶体管，小信号交流电施加单元603起始时于其栅极施加较高频率AkHz(例如100kHz)的小信号交流电，对于因各种工艺条件或版图导致沟道电阻较大的MOS晶体管，于其栅极施加较低频率(A/10)kHz(相应地10KHz)的小信号交流电，在本发明具体实施例中，例如该沟道电阻较大的MOS晶体管器件的SPICE测试结构为W(宽)/L(长)＝40μm/40μm，Multi＝4(晶体管单元重复的个数，Multi＝4为4个相同的晶体管并联)。
测量单元604，用于测量该MOS晶体管的栅极小信号电容Cgg；
步长递增单元605，用于按设定步长增加扫描电压Vg；
扫描电压判断单元606，用于判断扫描电压Vg是否到达Vdd，若否，则返回小信号交流电施加单元603，直到Vg到达Vdd，否则启动进入栅极小信号电容判断单元607；
栅极小信号电容判断单元607，用于判断栅极小信号电容Cgg是否与正常模型相符，以确定是否要重新测量，具体地，若判断栅极小信号电容Cgg与正常模型相符，则结束测量，否则降低测试频率，一般地，将测试频率降低一个数量级，并返回测试频率确定单元602重新测量。
如图7所示，为本发明具体实施例中降低测试频率得到的PMOS器件的正常Cgg曲线，测试频率为10KHz，实线是模型，实心点是WAT测试数据；图8为现有技术和本发明具体实施例中5V PMOS器件的Cgg测试曲线对比，实线是模型，最低点左侧现有技术和发明与模型相符，右侧与模型基本重叠的实心点为本发明，最右侧实心点为现有技术测得的数据。
相比图3之利用现有测试频率测试得到的PMOS器件的异常Cgg曲线，可见，经过降频测试处理，5V PMOS器件的Cgg曲线能够正常测出。
综上所述，本发明一种MOS晶体管栅极小信号电容测试方法及系统通过对于特殊情况下的MOS器件，例如因各种工艺条件导致沟道电阻较大的MOS器件，将原先用于Cgg测试的AkHz频率降低到(A/10)kHz频率的交流小信号去测试因各种工艺条件导致沟道电阻较大的MOS器件的栅极小信号电容，这样就能够得到正确的Cgg值，可实现因各种工艺条件或版图导致沟道电阻较大的MOS器件的栅极小信号电容Cgg准确测试的目的。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种MOS晶体管栅极小信号电容测试方法，包括如下步骤：
步骤S1，于MOS晶体管的栅极施加扫描电压Vg；
步骤S2，确定该MOS晶体管的测试频率；
步骤S3，于该MOS晶体管的栅极施加所述测试频率的小信号交流电；
步骤S4，测量该MOS晶体管的栅极小信号电容Cgg；
步骤S5，按设定步长增加扫描电压Vg并测量该MOS晶体管的栅极小信号电容Cgg；
步骤S6，判断该扫描电压Vg是否到达预设电压值，于到达预设电压值时，进入步骤S7；
步骤S7，判断该栅极小信号电容Cgg是否与正常模型相符，若所述栅极小信号电容Cgg与Vg关系曲线与正常模型相符，则结束测量，若否，则降低测试频率，然后返回S2重新测量。
2.如权利要求1所述的一种MOS晶体管栅极小信号电容测试方法，其特征在于：于步骤S6中，若所述扫描电压Vg未到达预设电压值，则返回步骤S3，直到Vg到达预设电压值。
3.如权利要求2所述的一种MOS晶体管栅极小信号电容测试方法，其特征在于：于步骤S3中，对于所有MOS晶体管，于其栅极施加的小信号交流电初始测试频率为AkHz，其中A为大于或等于0.1的值。
4.如权利要求3所述的一种MOS晶体管栅极小信号电容测试方法，其特征在于：于步骤S3中，对于因各种工艺条件或版图导致沟道电阻较大的MOS晶体管，于其栅极施加（A/10）KHz的小信号交流电。
5.如权利要求1所述的一种MOS晶体管栅极小信号电容测试方法，其特征在于：于步骤S1中，于该MOS晶体管栅极施加扫描电压Vg= -Vdd，所述Vdd为电源电压。
6.如权利要求5所述的一种MOS晶体管栅极小信号电容测试方法，其特征在于：于步骤S6中，判断扫描电压Vg是否到达Vdd，于到达Vdd时，进入步骤S7。
7.一种MOS晶体管栅极小信号电容测试装置，包括：
扫描电压施加单元，用于于MOS晶体管的栅极施加扫描电压Vg；
测试频率确定单元，用于确定该MOS晶体管的测试频率；
小信号交流电施加单元，用于该MOS晶体管的栅极施加所述测试频率的小信号交流电；
测量单元，用于测量该MOS晶体管的栅极小信号电容Cgg；
步长递增单元，用于按设定步长增加扫描电压Vg；
扫描电压判断单元，用于判断该扫描电压Vg是否到达预设电压值，于到达预设电压值时，启动栅极小信号电容判断单元；
栅极小信号电容判断单元，用于判断所述栅极小信号电容Cgg与Vg关系曲线是否与正常模型相符，所述栅极小信号电容判断单元于判断所述栅极小信号电容Cgg与Vg关系曲线与正常模型相符时，结束测量，否则降低测试频率，并返回所述测试频率确定单元重新测量。
8.如权利要求7所述的一种MOS晶体管栅极小信号电容测试装置，其特征在于：所述扫描电压判断单元于判断出所述扫描电压Vg未到达预设电压值时，返回所述小信号交流电施加单元，直到所述扫描电压Vg到达所述预设电压值。
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