JPH07101228B2

JPH07101228B2 - 集積回路のモニタ装置

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Publication number: JPH07101228B2
Application number: JP62195439A
Authority: JP
Inventors: デヴィド・ヘンリー・ボイル
Original assignee: インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Priority date: 1986-12-23
Filing date: 1987-08-06
Publication date: 1995-11-01
Anticipated expiration: 2010-11-01
Also published as: DE3778859D1; EP0274613B1; JPS63168581A; US4720670A; EP0274613A1

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は総括的に言えば集積回路技術、より特定して言
えば、集積回路デバイスの回路特性を集積回路チツプ内
でモニタする装置に関する。

B.従来の技術第４図は、入力ドライバへ印加された入力信号が低イン
ピーダンス導体10を経て出力ドライバへ伝播される、集
積回路チツプ内の代表的な信号路を示す多重集積回路を
単純化した回路図である。低インピーダンス導体10は幾
つかの容量付与部分を含んでいる。換言すれば、導体10
は電界効果トランジスタ（FET）のゲート及びチツプ基
板との間の容量付与部分CGXと、第１レベルのアルミニ
ウム導体ラインがグランドに対して有する容量付与部分
CM1と、第２レベルの金属導体ラインがグランドに対し
て有する容量付与部分CM2を持つている。導体10に沿つ
て生ずる信号伝播遅延は、CGX、CM1及びCM2の大きさ
と、入力ドライバの出力インピーダンス特性及び出力ド
ライバの遅延特性の関数である。第５図は第４図に示し
た回路よりも更に細部を示した代表的な信号路を示して
いる。第５図の回路において、入力ドライバは、デプレ
ツシヨン・モードの負荷デバイスであるFETトランジス
タQ1と、エンハンスメント・モードの活動性（active）
デバイスであるFETトランジスタQ2とを有し、且つQ2の
ゲートに接続されている入力端子INと、導体10に接続さ
れている出力端子26とを有する代表的なＮチヤンネル・
デプレツシヨン・モードFETインバータ回路として示さ
れている。Q1の有効抵抗値は入力ドライバの出力インピ
ーダンスである。入力ドライバの出力インピーダンスが
大きければ大きい程、導体10により伝播される信号の上
昇時間の間でドレイン電圧V_DDが導体10に電流を与える
時間はより長くなる。第５図に示された出力ドライバは
１対のインバータで構成されたプツシユプル回路を含
み、そのプツシユプル回路は、デプレツシヨン・モード
の負荷FETデバイスQ3及びエンハンスメント・モードの
能動FETデバイスQ4とを持つ第１インバータと、ゼロボ
ルト・スレシホールドFETデバイスQ5及びエンハンスメ
ント・モードの能動FETデバイスQ6を持つ第２インバー
タとで構成されている。導体10はノード34を介して、ト
ランジスタQ4のゲートへ信号を印加する。デプレツシヨ
ン・モードFETデバイスQ3のインピーダンスは、信号が
出力ドライバ中の第２インバータに伝播される速度を決
定する。この信号は出力ノード35から中立（natural）
即ちゼロ・スレシホールドFETデバイスQ5のゲートへ印
加され、そして、ノード34は能動エンハンスメント・モ
ードFETデバイスQ6のゲートへ直接にこの信号を印加す
る。結果として、ノード34の正へ立ち上る信号が出力端
子OUTにおいて負方向に向う信号を発生する。導体10を
経て、入力ドライバの入力ノードINから出力ドライバの
出力ノードOUTまでの全体としての伝播遅延は集積回路
チツプの代表的な伝播遅延である。

信号伝播遅延は、集積回路チツプの製造時に生ずるプロ
セス・パラメータの関数として変化する。例えば、半導
体基板の導電性の変動や、基板中のＮ型拡散の不純物濃
度の変動、酸化物ゲート層の厚さの変動や、写真印刷マ
スクの不整列などが、入力ドライバ中のQ1のようなデプ
レツシヨン・モード負荷FETデバイスの抵抗値に変化を
生じる。若し、Q1の抵抗が増加すれば、信号伝播遅延は
大きくなる。Q1の抵抗値が低くなると、信号伝播遅延は
短くなる。厚い酸化絶縁層の厚さや、ポリイミド絶縁層
の厚さとか、金属ラインの幅とかの他のプロセス・パラ
メータの変動は導体10の容量CM1及びCM2に影響を与え
る。若し容量が増加すると、信号伝播遅延は大きくな
る。容量が減少すれば信号伝播遅延は小さくなる。更に
また、若し、ゼロ・スレシホールドFETデバイスQ5の不
純物のイオン注入濃度に変動があれば、これは信号伝播
遅延に影響を及ぼす。FETデバイスQ5のスレシホールド
（閾値）電圧が増加すれば、信号伝播遅延が大きくな
り、その逆もまた真である。

最近の集積回路は精密な信号伝播遅延特性で設計されて
いる。しばしば、並列で動作する回路は、適切に動作す
るために、非常に緊密に整合された伝播遅延特性を持つ
ていなければならない。従つて、集積回路チツプを意図
したように動作させるために、集積回路チツプ相互間の
伝播特性を整合させることは重要なことである。また、
集積回路チツプが特定のアプリケーシヨンで動作するか
否かを知るために、集積回路チツプの信号伝播遅延特性
を知ることも重要である。実際の信号伝播遅延をモニタ
する手段を設けることによつて、集積回路チツプはそれ
らの速度特性によつて分類することが出来る。

第６図は、集積回路チツプ中の回路素子の相互接続を行
う代表的な導体10の物理的な構造を示す断面図である。
第６図において、導体10の入力ノード26はＰ型シリコン
基板20中のＮ型拡散であつて、それは、バイア孔により
酸化層28を介して、M1層と呼ばれる第１レベルのアルミ
ニウム導体ライン30へ接続されている。導体ライン30
は、チツプ中のＮチヤンネルFETデバイス22のゲート電
極の一部である多結晶シリコン導体24へ、バイア孔を通
して接続されている。多結晶シリコン・ゲート24と、基
板20との間の容量は、第５図の回路図においてCGXと名
付けられている。第１レベル金属導体ライン30と、基板
20との間の容量は第５図の回路でCM1と名付けられてい
る。しばしば、集積回路は２層の金属導体ラインを有し
ており、第１のM1レベルのラインは第１の方向に敷設さ
れ、第２のレベルのM2ラインは第１の方向と直交する方
向に敷設される。第６図の断面図に示されているよう
に、ポリイミド／窒化シリコン層32は下層のM1金属を上
層の金属層M2から分離しており、そして、それら２つの
金属層はバイア孔接続部を介して電気的に相互接続され
ている。第６図に示されたM2層は、導体10の一部を形成
する導電ライン34を含んでいる。M2層34は基板20に対し
て容量を有しており、これは第５図の回路図でCM2と名
付けられている。

C.発明が解決しようとする問題点従つて、本発明の目的は集積回路チツプ内の集積回路の
性能を予測するための新規な技術を提供することにあ
る。

本発明の他の目的は、集積回路チツプを製造する際に生
ずるプロセス・パラメータの関数である、集積回路チツ
プの信号伝播遅延をモニタする新規な技術を提供するこ
とにある。

本発明の他の目的は、集積回路チツプの製造時のみなら
ず、回路チツプの実際の使用時においても集積回路チツ
プ内の信号伝播遅延特性を迅速に識別することの出来る
新規な性能予測回路を提供することにある。

本発明の他の目的は入力ドライバに比較的低い周波数を
使うことを可能とした、集積回路チツプ内の信号伝播を
モニタするための性能予測回路を提供することにある。

D.問題点を解決するための手段本発明に従つた性能予測回路によつて上述の目的や利益
を達成することが出来る。本発明のオンチツプの性能予
測回路は同じチツプ内の集積回路の信号伝播速度を迅速
に識別することを可能にする。本発明の回路は、古典的
な第１段低域濾波器である、モニタ回路の低域濾波特性
と、チツプ内の信号伝播特性との相関関数とに基礎を置
いている。本発明のモニタ回路は低域濾波器動作を行う
ことによつて、集積回路チツプの製造工程中に生じた特
定のプロセス・パラメータで決められるチツプ内の他の
集積回路の信号伝播特性がどうしてあるかを、チツプの
検査員が決定することが出来る。本発明の特徴は、ミラ
ー理論（Miller Theorem）の原理を利用し比較的低い入
力駆動周波数を使うことによつて、信号伝播遅延に関与
する非常に小さな容量及び抵抗付与部分を識別する能力
にある。本発明のモニタ回路は、集積回路チツプの製造
時及び使用時の両方において、集積回路の信号伝播遅延
の迅速且つ精密な性能識別を達成する。

E.実施例本発明の性能予測回路の回路図が第１図に示されてお
り、第２図は第１図の回路の物理的な配列を示す図であ
る。本発明の性能予測回路は、信号伝播特性が測定され
るべき集積回路を含む集積回路チツプと同じチツプに設
けられる。第１図の性能予測回路は集積回路チツプの製
造工程の最終段階での性能検査に使用することにとどま
らず、集積回路チツプの実際の使用の間で、周期的に使
うことにより、チツプの寿命の末期をモニタする回路と
しても使用することが出来る。第１図の性能予測回路
は、約３メガヘルツの周波数を有するテスト用駆動矩形
波が印加される入力ノード40を持つている。第１図に示
されているように、入力ノード40とノード42との間に、
３個のFET負荷デバイスQ10、Q11及びQ12の直列アレーが
接続されている。各負荷デバイスQ10、Q11及びQ12は、
集積回路チツプ内の識別評価されるべき回路中の例え
ば、FET負荷デバイスQ1及びQ3と同じ寸法を持つてい
る。このような条件下で、第６図の多結晶シリコン・ゲ
ート24の蝕刻の深さの変動と、FET負荷デバイスのソー
ス及びドレインに対する拡散温度の変動は、FET負荷デ
バイスQ10、Q11及びQ12の特性インピーダンスと、回転
デバイスQ1及びQ2の特性インピーダンスに同様に影響す
る。その特定の集積回路チツプの製造時に生じる酸化ゲ
ート被膜の変動もまた、FET負荷デバイスの実効相互コ
ンダクタンスに影響を与え、且つ第１図の性能予測回路
のデバイスQ10、Q11及びQ12の性質にも影響する。

ノード42及び基板の間に実効容量を代表する容量44がノ
ード42に接続されている。

第１図の回路のノード42に３個の容量性等価回路Ｃ′M
2、Ｃ′M1及びＣ′GXが接続されている。これら３個の
容量性等価回路の各々は、既に述べたような第２レベル
金属ライン容量CM2、第１レベル金属ライン容量CM1及び
酸化薄膜容量CGXに対応する容量付与部分の作用と同じ
作用を行う。各容量性等価回路の動作原理は、インバー
タ回路中のフイードバツク容量を使つたミラー理論（Mi
ller Theorem）を基礎としており、フイードバツク容量
の実際の物理的な容量よりも遥かに大きな実効容量を与
え、これにより回路の動作の周波数を減少する。容量性
等価回路の動作の周波数が、入力ノード40に印加される
実際の矩形波発生器の周波数範囲内に調節されるという
ことが本発明の特徴である。ミラー理論は、例えば、19
72年のマグローヒル社出版のミルマン（Millman）及び
ハルカイス（Halkais）による「集積電子工学：アナロ
グ及びデジタル回路及びシステム」（Integrated Elect
ronics:Analog and Digital Circuits and Systems）と
いう刊行物に記載されている。

容量性等価回路Ｃ′M2は、デバイスQ10、Q11及びQ12と
同じ特性を持つデプレツシヨン・モードFETデバイスQ13
を含む。また、Ｃ′M2は、フイードバツク容量CM2Fを通
して接続されているエンハンスメント・モード能動デバ
イスQ14を含んでいる。容量CM2Fは第２レベル金属導体
ラインの容量CM2を特徴ずける第２図に示した構造を持
つている。第２図の容量CM2Fの構造は、M2レベルの導電
ラインのための誘導体の厚さと同じ厚さの誘導体を有す
る、M2レベル上の蛇行状の公称幅の導電ラインであり、
従つてM2レベルの蛇行する構造と、基板20との間の実効
容量は同じ集積回路チツプ内の集積回路のための第２レ
ベルの金属導体の単位長さの容量を特徴づけることにな
る。

また、容量性等価回路Ｃ′M1は、デバイスQ10と同じで
あるデプレツシヨン・モード負荷デバイスQ15と、フイ
ードバツク容量CM1Fに接続されているエンハンスメント
・モード能動デバイスQ16とを含んでいる。第２図の配
列で示されている容量CM1FはM1導電性ラインの蛇行形の
アレーで作られており、基板20に対するその容量は、CM
2Fで説明したと同じように、M1レベル上の導電性ライン
の単位長さ毎の容量を特徴づける。

また、容量性等価回路Ｃ′GXはデバイスQ10と同じであ
るデプレツシヨン・モードFET負荷デバイスQ17を含んで
いる。それは、MOS容量Q19を通して接続されたエンハン
スメント・モード能動デバイスQ18を含む。第２図の回
路で示されているMOS容量Q19は酸化薄膜の容量を含み、
その容量の大きさは、CM2Fについて説明したのと同じよ
うに、半導体基板に対して、多結晶シリコン・ゲート容
量のための酸化薄膜の容量CGXを特徴づける。

また、ノード42はゼロ・スルシホールドFETデバイスQ20
のゲートに接続されており、その出力ノード46は容量を
経て基板20へ接続されている。チツプの製造過程におけ
るプロセス・パラメータの変動で生ずる、デバイスQ20
のスレシホールド電圧の変動は、ノード46における出力
の変化を生ずるFETデバイスQ20は、そのゲートに印加さ
れた交流電圧値を出力ノード46における直流電圧値へ変
換する整流器として作用する。

動作において、特定のチツプに対するプロセス・パラメ
ータの種々の大きさの影響は、ノード40における矩形入
力信号を、ノード42に交流信号として表させ、それは、
デバイスQ20のゲートに印加されたとき、出力ノード46
において与えられた大きさの直流電圧を発生する。第１
図の回路の出力における電圧の大きさは同じ集積回路内
の信号伝播遅延を特徴づける。

F.作用第１図の性能予測回路は古典的な第１段の低域濾波器と
実質的に同じで、それは第３図の模式回路図において単
純化した形式で表されている。入力デプレツシヨン・モ
ード負荷デバイスQ10、Q11及びQ12は、第３図のＲで特
徴付けられている直列接続抵抗を有している。ノード42
において並列に接続されている容量性等価回路Ｃ′M2、
Ｃ′M1及びＣ′GXの容量は第３図のＣで代表している。
矩形波信号が入力端子40に印加された時、第３図の低域
濾波器の性質は、出力ノード42の出力電圧値（Vout）を
入力ノード40に印加された入力電圧（VIN）で割つた比
率によつて表すことが出来る。その大きさは次式によつ
て特徴づけられる。

上式中、ｗは２πに入力ノード40に印加される入力周波
数を乗じたものに等しい。

第２図を参照して、集積回路チツプの信号伝播遅延の特
徴を説明するため、古典的な低域濾波器を用いた場合の
問題を説明する。第２図に示されている入力ノード40は
0.1016ミリメートル（４ミル）の入力パツドとして示さ
れ、且つ出力ノード46は同じ側の同じ0.1016ミリメート
ル（４ミル）の寸法を持つ出力パツドとして示されてい
る。若し、第２図に示された容量CM2Fの寸法と同じ大き
さを有するＣ′M2のための単純な容量を作ろうと試み、
そして更に、若し、第２図に示された容量CM1Fの寸法と
同じ大きさを有するＣ′M1のための容量を作ろうと試
み、そして更に、若し、第２図に示されたQ19と同じ寸
法の大きさを持つＣ′GXのための容量を作ろうと試みた
とすると、これらの３つの容量の合計の容量値は約５ピ
コ・フアラツドの大きさになる。集積回路チツプ中でコ
ンデンサの寸法を大きくすることはチツプ内の他回路を
過密にすることになるから、集積回路チツプ内でコンデ
ンサの大きさを増すということは実用性に乏しい。第３
図のフイルタのＣの値は約５ピコ・フアラツドある。第
１図のQ10、Q11及びQ12の直列抵抗値Ｒは約600オームで
ある。従つて、その伝播フアンクシヨンは約−3dbなの
で、フイルタを駆動するために必要な、入力ノード40に
印加される入力信号の矩形波の周波数は300メガヘルツ
である。300メガヘルツの矩形波を正確な最大振幅で発
生するのは困難である。入力ノード40に印加するための
300メガヘルツの矩形波を制御するためには、前もつ
て、誘導性結合とか、容量性負荷とか、他のテスト器具
に関する問題を回避するための予防策を講じなければな
らない。

従つて、第１図の容量性等価回路Ｃ′M2、Ｃ′M1及び
Ｃ′GXを単純なコンデンサに置き換えて、ノード42にお
ける実効容量を増加するためにミラー理論の原理を利用
することが本発明の一つの側面である。

ミラー理論の説明は第１図の容量性等価回路Ｃ′M2と関
連して行われる。デプレツシヨン・モード負荷デバイス
Q13及びエンハンスメント・モード活性性デバイスQ14で
構成したインバータは約100の利得AVを有しているこ
と、換言すると、0.01ボルトのデルタ信号がデバイスQ1
4のゲートに印加された場合、インバータの出力ノード
は約−１ボルトのデルタ信号を出力する。出力ノード52
及びデバイスQ14のゲートの間にフイードバツク容量CM2
Fを接続することによつて、負のフイードバツクが得ら
れる。容量CM2Fに跨がる電圧は、出力ノード52の電圧
と、インバータの入力ノード42の電圧との差であり、そ
れは、ノード42に印加されたデルタ信号が0.01ボルトで
あり、且つ出力ノード52の出力がデルタ−１ボルトであ
る場合、容量CM2Fに跨がる電位差はデルタ1.01ボルトで
ある。これとは対照的に、容量CM2Fがノード42と接続電
位との間に直接に接続された場合、容量CM2Fに跨がる電
位差はデルタ0.01ボルトである。容量の電圧を変化する
のに必要な電荷の転送はＱ＝CVに関連するから、容量に
跨がる電位差を1.01ボルトに上昇するために、ノード42
がQ14のゲートへ印加する電荷は、容量CM2Fが単に接地
電位へ直接に接続されている場合に必要な電荷よりも10
1倍大きく与えなければならない。従つて、ミラー理論
に従うと、第１図の容量性等価回路Ｃ′M2の実効容量
は、接地電位に直接に接続された場合、容量CM2Fの容量
よりも101倍大きい。従つて、ミラー理論の動作の下で
は、ノード42にあるCM2Fと同じ寸法の実効容量は、若し
容量が接地電位に直接に接続されれば、101倍の大きさ
にすることが出来る。この原理はまた、第１図の容量性
等価回路Ｃ′M1及び容量性回路Ｃ′GXにも当嵌るので、
ノード42におけるＣ′M2、Ｃ′M1およびＣ′GXの並列回
路により表される実効容量は約560ピコ・フアラツドで
ある。第３図に示した古典的な第１段の低域フイルタに
おいても、もしＣの値を約560ピコ・フアラツドの大き
さにするように、Ｃの値を第１図のＣ′M2、Ｃ′M1及び
Ｃ′GXの和に等しくしたとすれば、フイルタの入力に対
して−3dbのフイルタ出力にさせるに必要な、入力ノー
ド40に印加される駆動矩形波周波数は３メガヘルツにな
る。３メガヘルツの矩形波は通常の回路技術で容易に発
生することが出来、且つ信頼性のある正確なパルス振幅
を持たせるよう容易に制御することが出来るので、入力
信号と出力信号との比率はテスト用として精密に決める
ことが出来る。更に、テスト装置の持つ容量とかインダ
クタンスが３メガヘルツの信号に与える影響はテスト環
境において殆ど問題にならない。

第１図の性能予測回路の製造に関係する、集積回路チツ
プのプロセス・パラメータの変動は、性能予測回路の入
力電圧振幅と出力電圧振幅との比率を変化する。上述の
第（１）式から分るように、デプレツシヨン・モード負
荷デバイス10、Q11及びQ12の実効抵抗Ｒは、既に述べた
ように、プロセス・パラメータによつて変化され、そし
て、若しその実効抵抗が増加すると、入力電圧対出力電
圧の比率は対応して減少する。これは、測定することが
出来、そして本発明に従つて、伝播遅延に関連付けるこ
との出来る、デプレツシヨン・モード負荷デバイスの抵
抗の変化の識別を与える。他方、プロセス・パラメータ
の変動のために、若し、集積回路チツプ内の回路の第２
レベルの金属M2、第１レベルの金属M1又は薄膜酸化膜容
量に変動が生じたとすれば、これはまた、容量性等価回
路Ｃ′M2、Ｃ′M1またはＣ′GXの容量に影響するので、
若しこれらの容量の和Ｃが増加すれば、第（１）式に従
つてVIN対VOUTの比率は減少する。また、これは第１図
の性能予測回路のために測定することが出来る。デプレ
ツシヨン・モード負荷デバイスの抵抗及び夫々のタイプ
の容量に対する方向を反対に変化することは、プロセス
・パラメータ及び変動の関数として、反対方向に測定出
力電圧の変動を惹起する。

既に説明したように、集積回路チツプの信号伝播遅延特
性はチツプ内のデプレツシヨン・モード負荷FETデバイ
スの抵抗の関数であり、そしてまた、チツプ内の第１レ
ベルの金属ラインM1、第２レベルの金属ラインM2及び酸
化薄膜の容量の関数である。第１図の性能予測回路の入
力電圧VIN対出力電圧VOUTの比率を測定することによつ
て、集積回路チツプの信号伝播遅延特性は精密に決定す
ることが出来る。若し、テスト・プローブが第１図のノ
ード42に接続されたとすると、ノード40における入力矩
形波信号対出力矩形波信号の比率は、テストされている
集積回路チツプのプロセス・パラメータの特定のセツト
の結果を表している。他の案の回路として、ノード42の
出力電圧を整流させるために、デバイスQ20及び容量50
で構成されるインバータを第１図の性能予測回路に設け
て、回路の出力を直流で測定しうるようにすることが出
来る。±0.002ボルトの精密さで０ボルトから５ボルト
までの範囲の直流電圧を正確に測定することの出来るテ
スト装置は容易に入手しうるので、第１図の性能予測回
路の入力電圧と出力電圧とを入力することによりそれら
の比率を通常のテスト装置で極めて正確に測定すること
が出来る。このことは集積回路チツプの信号伝播遅延特
性を精密に特定しうることを意味する。

第１図の回路の出力ノード46に接続されている容量50
は、出力パツドや、テスト・プローブの導線や、その他
パツドをテスト装置に接続するのに要するすべての接続
体の容量を代表する。ノード46の電圧はデバイスQ20の
ゼロ・スレシホールド・ゲートへ加えられる電圧と同じ
大きさまで上昇することが出来るので、容量50の容量の
変動はテストの結果に実質的に影響しない。容量50を充
電するための充電電流はドレイン電圧V_DDから来るけれ
ども、その充電電流は、ノード46の電圧がデバイスQ20
のゲートに印加されている電圧と同じ値に上昇するの
で、影響されることはない。デバイスQ20のゲートはノ
ード42の高インピーダンスで低容量のノードを表すの
で、出力ノード46は、テスト・プローブ及び他の装置に
よる比較的大きな負荷を課すことが出来、しかも、第１
図の性能予測回路の動作に影響を与えない。従つて、第
１図の回路にデバイスQ20を加えることによつて、出力
ノード42は緩衝され且つ整流されるので、性能予測回路
の動作に影響を及ばすことなく、ノード40の入力電圧に
対してノード46の出力電圧の相対的振幅を精密に測定す
るため、通常の直流テスト装置をノード46に接続するこ
とが可能となる。

G.発明の効果上述したように、本発明は集積回路チツプ内の集積回路
の性能を予測する技術を提供する。

【図面の簡単な説明】

第１図は本発明に従つた性能予測回路の模式的回路図、
第２図は第１図に示された性能予測回路図の物理的配列
を示す図、第３図は第１段低域濾波器を示す回路図、第
４図は集積回路チツプ内の代表的な信号路を示す多重集
積回路の簡略図、第５図は第４図の代表的信号路を示す
回路の詳細を示す図、第６図は第５図の回路図の導体10
を示した断面図である。 40……入力ノード、46……出力ノード、Q10、Q11、Q12
……デプレツシヨン・モード負荷FETデバイス、Ｃ′M
1、Ｃ′M2、Ｃ′GX……容量性等価回路。

Claims

【特許請求の範囲】

【請求項１】集積回路チツプ上の信号伝播速度特性をモ
ニタするための装置であつて、（ａ）ドレインを入力ノードに、ソースを共通ノード
にそれぞれ接続され、上記集積回路チツプの処理パラメ
ータの関数である有効抵抗をもつ第１のデプレツシヨン
・モード負荷デバイスと、（ｂ）ドレインをドレイン電位に接続され、ソースを
アース電位に接続されゲートを上記共通ノードに接続さ
れてなるエンハンスメント・モード活動性デバイスのド
レインに接続された第２のデプレツシヨン・モード負荷
デバイスをもつ反転回路と、（ｃ）第１の端子を上記第２のデプレツシヨン・モー
ド負荷デバイスの上記ソースに接続され、第２の端子を
上記共通ノードに接続され、上記集積回路チツプの処理
パラメータの関数であるキヤパシタンスをもつフイード
バツク・コンデンサと、（ｄ）上記集積回路チツプの処理パラメータの値を特
徴づける、上記入力ノードにおける経時変化入力電圧に
対する経時変化出力電圧の比を測定するためのテスト・
プローブを接続するために上記共通ノードに接続された
出力ノードとを具備し、（ｅ）上記反転回路は、上記反転回路と上記フイード
バツク・コンデンサの組合せが上記共通ノードにおいて
有効利得と上記フイードバツク・コンデンサのキヤパシ
タンスの積にほぼ等しい値であるキヤパシタンスをあら
わすような有効利得をもつ、集積回路のモニタ装置。