JPH0621335A - 集積回路 - Google Patents
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- JPH0621335A JPH0621335A JP4291932A JP29193292A JPH0621335A JP H0621335 A JPH0621335 A JP H0621335A JP 4291932 A JP4291932 A JP 4291932A JP 29193292 A JP29193292 A JP 29193292A JP H0621335 A JPH0621335 A JP H0621335A
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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Abstract
(57)【要約】
【目的】 集積回路の基盤容量を絶縁する。
【構成】 結合パッド３２及びトレース路３４からなる
入力ノードに入力電圧を印加する際に、利得１の高イン
ピーダンス増幅器２０の出力電圧を帰還線４０で電気伝
導部３６に帰還する。よって入力ノードと電気伝導部３
６の間のコンデンサ４８の電位差が零に保たれるために
入力ノードに電荷が流れ込まない。つまり、基盤容量４
４を絶縁するのと同じ効果を得ることができる。
入力ノードに入力電圧を印加する際に、利得１の高イン
ピーダンス増幅器２０の出力電圧を帰還線４０で電気伝
導部３６に帰還する。よって入力ノードと電気伝導部３
６の間のコンデンサ４８の電位差が零に保たれるために
入力ノードに電荷が流れ込まない。つまり、基盤容量４
４を絶縁するのと同じ効果を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に集
積回路の入力ノードにおける容量を絶縁するという改良
を加えた基盤による集積回路に関する。
積回路の入力ノードにおける容量を絶縁するという改良
を加えた基盤による集積回路に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）は、一般に絶縁性のシ
リコン、ガリウム砒素などのような基盤上に形成され
る。基盤の底面には真空メッキによって金属層が形成さ
れる。反対側の面上には、周知のＩＣ処理技術を用いて
トランジスタ、ダイオード、抵抗及びコンデンサなどに
よる能動及び受動回路が形成される。能動回路では、二
酸化シリコン層と金属層を交互に堆積及びエッチングし
て接合パッド、トレース路及び相互接続を形成する。電
気回路を有するＩＣは、パッケージ素子の中、又はＩＣ
と外部の電気回路を電気的に接続するリード線、端子若
しくは伝導路を有する基盤上に配置される。ＩＣ上の接
合パッドとパッケージ素子の端子又は基盤の伝導路とは
ワイヤ接合によって電気的に接続される。
リコン、ガリウム砒素などのような基盤上に形成され
る。基盤の底面には真空メッキによって金属層が形成さ
れる。反対側の面上には、周知のＩＣ処理技術を用いて
トランジスタ、ダイオード、抵抗及びコンデンサなどに
よる能動及び受動回路が形成される。能動回路では、二
酸化シリコン層と金属層を交互に堆積及びエッチングし
て接合パッド、トレース路及び相互接続を形成する。電
気回路を有するＩＣは、パッケージ素子の中、又はＩＣ
と外部の電気回路を電気的に接続するリード線、端子若
しくは伝導路を有する基盤上に配置される。ＩＣ上の接
合パッドとパッケージ素子の端子又は基盤の伝導路とは
ワイヤ接合によって電気的に接続される。
【０００３】基盤の裏面上の複数の金属層の間には寄生
（基盤）容量が存在する。一般にこの容量は０．１５ｐ
Ｆ（ピコ・ファラッド）単位である。交流的に接地され
ている場合には、この容量はＩＣ上の入力増幅器のイン
ピーダンスを低減する効果がある。そのＩＣの底部の金
属層は交流的に接地される。交流的な接地は一般にもっ
とも低い電位を素子に印加するものである。例えば、も
しＩＣに＋５ボルト及び＋１５ボルトの電位を印加した
とすれば、その金属層を−１５ボルトに接続する。
（基盤）容量が存在する。一般にこの容量は０．１５ｐ
Ｆ（ピコ・ファラッド）単位である。交流的に接地され
ている場合には、この容量はＩＣ上の入力増幅器のイン
ピーダンスを低減する効果がある。そのＩＣの底部の金
属層は交流的に接地される。交流的な接地は一般にもっ
とも低い電位を素子に印加するものである。例えば、も
しＩＣに＋５ボルト及び＋１５ボルトの電位を印加した
とすれば、その金属層を−１５ボルトに接続する。
【０００４】能動プローブ、オシロスコープ、ロジック
・アナライザなどのような測定機器の入力増幅器等に使
用されるインピーダンスの高いＩＣ増幅器では、第１入
力段から離れた回路においても入力容量を低減させるた
めには交流的な接地を保つことが重要である。分圧減衰
回路で入力増幅器を駆動しているときには特にこれが当
てはまる。寄生容量に加えて、基盤内に分布しいるレジ
スタンスが基盤容量と直列に結合して影響してくる。こ
の直列容量／レジスタンス回路網は減衰回路の下枝部分
と並列になる。減衰回路の上枝部分では、ＩＣ中に展開
された寄生容量と分布した直列のレジスタンスを相殺す
るために相応の補償が必要となる。この分布した直列レ
ジスタンスを上枝部分において補償するのは大変困難で
ある。最も、一旦電気信号が第１入力段に入って第１段
後方に来れば、インピーダンスはかなり低くなり、基盤
の容量／レジスタンス回路網及び交流的接地はあまり問
題にならなくなる。
・アナライザなどのような測定機器の入力増幅器等に使
用されるインピーダンスの高いＩＣ増幅器では、第１入
力段から離れた回路においても入力容量を低減させるた
めには交流的な接地を保つことが重要である。分圧減衰
回路で入力増幅器を駆動しているときには特にこれが当
てはまる。寄生容量に加えて、基盤内に分布しいるレジ
スタンスが基盤容量と直列に結合して影響してくる。こ
の直列容量／レジスタンス回路網は減衰回路の下枝部分
と並列になる。減衰回路の上枝部分では、ＩＣ中に展開
された寄生容量と分布した直列のレジスタンスを相殺す
るために相応の補償が必要となる。この分布した直列レ
ジスタンスを上枝部分において補償するのは大変困難で
ある。最も、一旦電気信号が第１入力段に入って第１段
後方に来れば、インピーダンスはかなり低くなり、基盤
の容量／レジスタンス回路網及び交流的接地はあまり問
題にならなくなる。
【０００５】米国特許第４６４００２号では、基盤底部
金属面をＩＣの出力で駆動してベースと基盤間の容量を
低減するブートストラップ手法を開示している。この素
子は、高インピーダンス広帯域プローブへの使用に適し
た高インピーダンスを特徴とするバッファ回路である。
この回路は、底面上に金属層を有するＩＣ基盤上に形成
される。このＩＣ基盤は、独自に金属層を有する第２の
基盤で支持される。ＩＣ基盤の金属層は、そのＩＣ素子
上の回路の出力で駆動される。支持基盤の金属層は交流
的に接地される。このような構成にするのは、元の基盤
上に形成されるトランジスタベースと基盤間の容量を低
減するためである。
金属面をＩＣの出力で駆動してベースと基盤間の容量を
低減するブートストラップ手法を開示している。この素
子は、高インピーダンス広帯域プローブへの使用に適し
た高インピーダンスを特徴とするバッファ回路である。
この回路は、底面上に金属層を有するＩＣ基盤上に形成
される。このＩＣ基盤は、独自に金属層を有する第２の
基盤で支持される。ＩＣ基盤の金属層は、そのＩＣ素子
上の回路の出力で駆動される。支持基盤の金属層は交流
的に接地される。このような構成にするのは、元の基盤
上に形成されるトランジスタベースと基盤間の容量を低
減するためである。
【０００６】
【発明が解決しようとする課題】しかし、上述の構成で
は以下のような欠点がある。基盤全面を覆う底部金属層
を配置した場合では、ＩＣの全基盤容量を駆動するバッ
ファ回路が必要となる。加えて、金属層を能動素子から
遠くするほど高周波数で基盤を駆動する増幅器を設計す
るのが困難になる。さらに、容量を絶縁していない領域
に対するの帰還を制御するのは困難である。
は以下のような欠点がある。基盤全面を覆う底部金属層
を配置した場合では、ＩＣの全基盤容量を駆動するバッ
ファ回路が必要となる。加えて、金属層を能動素子から
遠くするほど高周波数で基盤を駆動する増幅器を設計す
るのが困難になる。さらに、容量を絶縁していない領域
に対するの帰還を制御するのは困難である。
【０００７】そこで本発明の１つの目的は、素子中の基
盤容量を絶縁したＩＣを提供することである。本発明の
他の目的は、極低容量試験プローブ用の高インピーダン
ス入力や電気測定機器の入力段への使用に適したＩＣを
提供することである。
盤容量を絶縁したＩＣを提供することである。本発明の
他の目的は、極低容量試験プローブ用の高インピーダン
ス入力や電気測定機器の入力段への使用に適したＩＣを
提供することである。
【０００８】
【課題を解決するための手段】本発明は、基盤容量を改
善した集積回路ＩＣであり、ＩＣの基盤は一方の面上に
高インピーダンス回路へ接続された入力ノードを有し、
また、これに向い合った面上に金属層を有している。入
力ノードと同じ配置関係にある電気伝導部が入力ノード
と金属層の間に配置される。このとき電気伝導部は入力
ノードのすぐ下にあり、絶縁層で絶縁されている。電気
伝導部は、高インピーダンス回路の出力で駆動される。
善した集積回路ＩＣであり、ＩＣの基盤は一方の面上に
高インピーダンス回路へ接続された入力ノードを有し、
また、これに向い合った面上に金属層を有している。入
力ノードと同じ配置関係にある電気伝導部が入力ノード
と金属層の間に配置される。このとき電気伝導部は入力
ノードのすぐ下にあり、絶縁層で絶縁されている。電気
伝導部は、高インピーダンス回路の出力で駆動される。
【０００９】本発明の１実施例では、入力ノードは高イ
ンピーダンス回路に通じる結合パッドとトレース路で、
電気伝導部は金属層にある。他の実施例では、電気伝導
部は高インピーダンス回路中の半導体素子のエミッタ領
域である。このときエミッタ領域には、低抵抗及び等電
位面を維持するために充分多量のドーピングが施され
る。
ンピーダンス回路に通じる結合パッドとトレース路で、
電気伝導部は金属層にある。他の実施例では、電気伝導
部は高インピーダンス回路中の半導体素子のエミッタ領
域である。このときエミッタ領域には、低抵抗及び等電
位面を維持するために充分多量のドーピングが施され
る。
【００１０】
【実施例】図１は、基盤容量を絶縁した本発明による典
型的な集積回路１０を示した斜視図である。集積回路１
０は、シリコン・ウエハ（図示せず）又は同様の部材か
ら形成され、上面１４及び底面１６を有する基盤１２を
具えている。底面１６には金属層１８が堆積しており、
上面１４上には演算増幅器の記号２０及び２２で示され
る電気部品が形成されている。これら電気部品は、トラ
ンジスタ、ダイオード、抵抗及びコンデンサのような能
動及び受動回路で良く、周知のＩＣ処理技術で形成され
る。上面上に重なっている回路は、二酸化シリコンの第
１絶縁層２４で、これは選択的にエッチングして回路下
部を露出させるようにしてある。この第１二酸化シリコ
ン層（第１絶縁層）２４の上に重なっているは、第１金
属層２６、第２二酸化シリコン層（第２絶縁層）２８そ
して第２金属層３０である。金属層２６及び３０並びに
第２二酸化シリコン層２８は、結合パッド３２、トレー
ス路３４そして基盤上の多くの回路を接続するためのバ
イアス（図示せず）を形成するために選択的にエッチン
グされる。なお、図１は、本発明を明快に理解できるよ
うにするため、多数の層、回路部品及び回路上の接続の
すべてを完全な立体斜視図で示しているわけではない。
これは、第１及び第２二酸化シリコン並びに第１及び第
２金属層はＩＣの設計及び処理において周知であり、当
業者には図１から容易に理解できるからである。
型的な集積回路１０を示した斜視図である。集積回路１
０は、シリコン・ウエハ（図示せず）又は同様の部材か
ら形成され、上面１４及び底面１６を有する基盤１２を
具えている。底面１６には金属層１８が堆積しており、
上面１４上には演算増幅器の記号２０及び２２で示され
る電気部品が形成されている。これら電気部品は、トラ
ンジスタ、ダイオード、抵抗及びコンデンサのような能
動及び受動回路で良く、周知のＩＣ処理技術で形成され
る。上面上に重なっている回路は、二酸化シリコンの第
１絶縁層２４で、これは選択的にエッチングして回路下
部を露出させるようにしてある。この第１二酸化シリコ
ン層（第１絶縁層）２４の上に重なっているは、第１金
属層２６、第２二酸化シリコン層（第２絶縁層）２８そ
して第２金属層３０である。金属層２６及び３０並びに
第２二酸化シリコン層２８は、結合パッド３２、トレー
ス路３４そして基盤上の多くの回路を接続するためのバ
イアス（図示せず）を形成するために選択的にエッチン
グされる。なお、図１は、本発明を明快に理解できるよ
うにするため、多数の層、回路部品及び回路上の接続の
すべてを完全な立体斜視図で示しているわけではない。
これは、第１及び第２二酸化シリコン並びに第１及び第
２金属層はＩＣの設計及び処理において周知であり、当
業者には図１から容易に理解できるからである。
【００１１】演算増幅器２０の入力ノードは、結合パッ
ド３２とトレース路３４として示され、演算増幅器２２
の入力ノードは、トレース路３４として示されている。
実際には、ＩＣ処理において第１及び第２金属層２６及
び３０を利用して結合パッド３２の位置にある第２二酸
化シリコン層２８を選択的に除去することにより結合パ
ッドを形成している。本発明では、第２二酸化シリコン
層２８をエッチングで除去しないで、第１金属層２６の
中の第２二酸化シリコン層２８のすぐ真下に絶縁された
電気伝導部を形成する。これは図１中に電気伝導部３６
及び３８として示され、結合パッド３２及びトレース路
３４のすぐ真下に配置されている。電気伝導部３６及び
３８は、結合パッド３２及びトレース路３４と同じ配置
関係にあるとともに、入力ノードとは第２二酸化シリコ
ン（絶縁）層２８で絶縁されている。電気伝導部３６及
び３８は、図に示すように夫々帰還線４０及び４２を介
して演算増幅器２０及び２２の出力で駆動される。この
ほかとして、演算増幅器２０への入力ノードを演算増幅
器２２の出力で駆動しても良い。さらには、入力ノード
の電圧振幅以下の増幅器の出力電圧が供給されている入
力ノードの下にある電気伝導部にＩＣ上の任意の増幅器
の出力電圧を帰還させてその電気伝導部を駆動しても良
い。
ド３２とトレース路３４として示され、演算増幅器２２
の入力ノードは、トレース路３４として示されている。
実際には、ＩＣ処理において第１及び第２金属層２６及
び３０を利用して結合パッド３２の位置にある第２二酸
化シリコン層２８を選択的に除去することにより結合パ
ッドを形成している。本発明では、第２二酸化シリコン
層２８をエッチングで除去しないで、第１金属層２６の
中の第２二酸化シリコン層２８のすぐ真下に絶縁された
電気伝導部を形成する。これは図１中に電気伝導部３６
及び３８として示され、結合パッド３２及びトレース路
３４のすぐ真下に配置されている。電気伝導部３６及び
３８は、結合パッド３２及びトレース路３４と同じ配置
関係にあるとともに、入力ノードとは第２二酸化シリコ
ン（絶縁）層２８で絶縁されている。電気伝導部３６及
び３８は、図に示すように夫々帰還線４０及び４２を介
して演算増幅器２０及び２２の出力で駆動される。この
ほかとして、演算増幅器２０への入力ノードを演算増幅
器２２の出力で駆動しても良い。さらには、入力ノード
の電圧振幅以下の増幅器の出力電圧が供給されている入
力ノードの下にある電気伝導部にＩＣ上の任意の増幅器
の出力電圧を帰還させてその電気伝導部を駆動しても良
い。
【００１２】図１に示す演算増幅器２０は、高インピー
ダンスで利得１のボルテージ増幅器で分圧減衰回路網４
６からの外部信号で駆動される。この増幅器２０の出力
電圧は、第１金属層２６中に形成された電気伝導部３６
を駆動する。電気伝導部３６の電圧は、上記の外部信号
電圧の変化に連動して変化する。入力ノード・コンデン
サ４８の電荷量は、以下の数１にしめすようにコンデン
サのプレート間の電位差ΔＶとキャパシタンスＣとをか
けたものに直接比例する。
ダンスで利得１のボルテージ増幅器で分圧減衰回路網４
６からの外部信号で駆動される。この増幅器２０の出力
電圧は、第１金属層２６中に形成された電気伝導部３６
を駆動する。電気伝導部３６の電圧は、上記の外部信号
電圧の変化に連動して変化する。入力ノード・コンデン
サ４８の電荷量は、以下の数１にしめすようにコンデン
サのプレート間の電位差ΔＶとキャパシタンスＣとをか
けたものに直接比例する。
【００１３】
【数１】ΔＱ＝Ｃ・ΔＶ
【００１４】入力ノード・コンデンサ４８の電位差ΔＶ
は、入力ノード・コンデンサを入力信号電圧と同じ大き
さの電圧で駆動することにより零まで低減され得る。こ
の電圧は、増幅器２０から供給される。増幅器２０はコ
ンデンサ４８に電荷Ｑを供給しているので、外部入力信
号から供給される電荷Ｑは零で、これによって事実上外
部信号源から見れば入力キャパシタンスを零まで低減で
きる。そして、入力キャパシタンスを低減することによ
って回路の入力インピーダンスを高める効果が得られ
る。
は、入力ノード・コンデンサを入力信号電圧と同じ大き
さの電圧で駆動することにより零まで低減され得る。こ
の電圧は、増幅器２０から供給される。増幅器２０はコ
ンデンサ４８に電荷Ｑを供給しているので、外部入力信
号から供給される電荷Ｑは零で、これによって事実上外
部信号源から見れば入力キャパシタンスを零まで低減で
きる。そして、入力キャパシタンスを低減することによ
って回路の入力インピーダンスを高める効果が得られ
る。
【００１５】第１及び第２金属層２６及び３０を夫々電
気伝導部３６並びに入力ノードの結合パッド３２及びト
レース路３４として用いることにより、ＩＣの結合パッ
ド３２及びトレース路３４と底部金属層との間に生じる
ピコ・ファラド単位のキャパシタンスに比較してフェム
ト・ファラド単位のキャパシタンスの発生で済むように
なる。入力電圧の振幅を変えることなく入力ノードのキ
ャパシタンスＣを低減すれば、コンデンサ４８の電荷Ｑ
は減少する。一般にコンデンサの電荷Ｑは、また以下の
数２に示すように電流Ｉに時間ｔを掛けたものに直接比
例する。
気伝導部３６並びに入力ノードの結合パッド３２及びト
レース路３４として用いることにより、ＩＣの結合パッ
ド３２及びトレース路３４と底部金属層との間に生じる
ピコ・ファラド単位のキャパシタンスに比較してフェム
ト・ファラド単位のキャパシタンスの発生で済むように
なる。入力電圧の振幅を変えることなく入力ノードのキ
ャパシタンスＣを低減すれば、コンデンサ４８の電荷Ｑ
は減少する。一般にコンデンサの電荷Ｑは、また以下の
数２に示すように電流Ｉに時間ｔを掛けたものに直接比
例する。
【００１６】
【数２】ΔＱ＝Ｉ・Δｔ
【００１７】電荷Ｑはコンデンサ４８のキャパシタンス
Ｃの関数として減少し、また入力電圧の振幅は一定であ
るので、入力ノードのキャパシタンスを充電する時間は
減少する。周波数は時間に対して反比例するので、入力
ノードのキャパシタンスを充放電する時間が減少すれば
入力増幅器が入力ノードを駆動できる周波数が高くな
る。このように、第１金属層２６中に結合パッド３２と
トレース路３４と同じ配置関係にある電気伝導部３６を
形成して入力ノード増幅器の出力電圧で駆動せば従来の
欠点を解消できる。入力ノードのコンデンサ４８に入力
される電荷Ｑは、ＩＣ基盤全体のキャパシタンス４４を
駆動した場合に較べて減少し、これによって入力ノード
を高周波数で駆動する増幅器の設計が容易となる。加え
て、従来と異なり底部金属層１８を駆動しないので、容
量的な絶縁を必要としない領域への帰還の制御が困難で
あるという問題も解決する。
Ｃの関数として減少し、また入力電圧の振幅は一定であ
るので、入力ノードのキャパシタンスを充電する時間は
減少する。周波数は時間に対して反比例するので、入力
ノードのキャパシタンスを充放電する時間が減少すれば
入力増幅器が入力ノードを駆動できる周波数が高くな
る。このように、第１金属層２６中に結合パッド３２と
トレース路３４と同じ配置関係にある電気伝導部３６を
形成して入力ノード増幅器の出力電圧で駆動せば従来の
欠点を解消できる。入力ノードのコンデンサ４８に入力
される電荷Ｑは、ＩＣ基盤全体のキャパシタンス４４を
駆動した場合に較べて減少し、これによって入力ノード
を高周波数で駆動する増幅器の設計が容易となる。加え
て、従来と異なり底部金属層１８を駆動しないので、容
量的な絶縁を必要としない領域への帰還の制御が困難で
あるという問題も解決する。
【００１８】基盤１０の入力ノードと底部金属層１８と
の間に配置された電気伝導部３６は抵抗値の極めて低い
層である必要はない。電気伝導部３６は、コンデンサに
充放電される電荷に対して充分に低い抵抗値であれば、
その抵抗値が高めであってもかまわない。ＭＯＳ及び高
性能バイポーラＩＣの処理では、ポリシリコンをＩＣ上
の半導体素子のエミッタ及びベース領域を含む抵抗及び
導体に使用する。本発明を応用した他の実施例として
は、電気伝導部３６を高インピーダンス回路の半導体素
子のエミッタ領域に使用してもよい。高ドーピングのエ
ミッタ領域は、低抵抗又は等電位面を維持するために充
分に多量のドーピングが施されている。
の間に配置された電気伝導部３６は抵抗値の極めて低い
層である必要はない。電気伝導部３６は、コンデンサに
充放電される電荷に対して充分に低い抵抗値であれば、
その抵抗値が高めであってもかまわない。ＭＯＳ及び高
性能バイポーラＩＣの処理では、ポリシリコンをＩＣ上
の半導体素子のエミッタ及びベース領域を含む抵抗及び
導体に使用する。本発明を応用した他の実施例として
は、電気伝導部３６を高インピーダンス回路の半導体素
子のエミッタ領域に使用してもよい。高ドーピングのエ
ミッタ領域は、低抵抗又は等電位面を維持するために充
分に多量のドーピングが施されている。
【００１９】基盤容量の絶縁性を改善した集積回路素子
について述べてきたが、この場合において、入力ノード
に第２容量４８を形成し、この第２容量４８を入力電圧
と同じ振幅を有する電圧で駆動することで、ＩＣの入力
ノードを基盤容量から絶縁している。本発明の１実施例
では、入力ノードの容量をＩＣの第１及び第２金属層に
形成している。即ち、入力ノードを第２金属層に形成
し、入力ノードと同じ配置関係の電気伝導部を第１金属
層に形成する。電気伝導部は、高インピーダンスで利得
１の増幅器で駆動される。他の実施例としては、電気伝
導部を高インピーダンスで利得１の増幅器中の半導体の
エミッタ領域にしてもよい。
について述べてきたが、この場合において、入力ノード
に第２容量４８を形成し、この第２容量４８を入力電圧
と同じ振幅を有する電圧で駆動することで、ＩＣの入力
ノードを基盤容量から絶縁している。本発明の１実施例
では、入力ノードの容量をＩＣの第１及び第２金属層に
形成している。即ち、入力ノードを第２金属層に形成
し、入力ノードと同じ配置関係の電気伝導部を第１金属
層に形成する。電気伝導部は、高インピーダンスで利得
１の増幅器で駆動される。他の実施例としては、電気伝
導部を高インピーダンスで利得１の増幅器中の半導体の
エミッタ領域にしてもよい。
【００２０】
【発明の効果】以上説明したようにして基盤上の第１金
属層及び第２金属層に夫々ある電気伝導部及び入力ノー
ドの電位を等しくする。よって、入力ノードには電荷が
流れ込まないので基盤容量を絶縁した効果を得ることが
できる。これによって電荷の充放電時間が大幅に短縮さ
れるので、入力ノードを高周波数で駆動する回路の設計
が容易となる。また、本発明よれば容量を絶縁していな
い領域に対するの帰還を制御するのが容易である。
属層及び第２金属層に夫々ある電気伝導部及び入力ノー
ドの電位を等しくする。よって、入力ノードには電荷が
流れ込まないので基盤容量を絶縁した効果を得ることが
できる。これによって電荷の充放電時間が大幅に短縮さ
れるので、入力ノードを高周波数で駆動する回路の設計
が容易となる。また、本発明よれば容量を絶縁していな
い領域に対するの帰還を制御するのが容易である。
【図１】本発明によって基盤容量を絶縁した集積回路を
示す斜視図である。
示す斜視図である。
１０ 集積回路 １２ 基盤 ２０ 演算増幅器 ２２ 演算増幅器 ２４ 第１絶縁層 ２６ 第１金属層 ２８ 第２絶縁層 ３０ 第２金属層 ３２ 結合パッド ３４ トレース路 ３６ 電気伝導部 ３８ 電気伝導部 ４０ 帰還線 ４２ 帰還線 ４４ 基盤容量 ４８ 入力ノード・コンデンサ
Claims (2)
- 【請求項１】 基盤上に第１金属層及び第２金属層を有
し、該第２金属層に入力電圧を受ける入力ノードを有す
る高インピーダンス回路を形成した集積回路において、 上記第１金属層に上記入力ノードと対応させた形態で、
上記入力ノードと絶縁させた電気伝導部を形成し、 該電気伝導部を上記高インピーダンス回路の出力電圧で
駆動することにより上記入力ノード及び上記電気伝導部
の電位を等しくすることを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、 上記高インピーダンス回路を半導体素子で形成し、該半
導体素子の電極として上記電気伝導部を使用することを
特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/772,753 US5151775A (en) | 1991-10-07 | 1991-10-07 | Integrated circuit device having improved substrate capacitance isolation |
| US772753 | 1991-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621335A true JPH0621335A (ja) | 1994-01-28 |
Family
ID=25096112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291932A Pending JPH0621335A (ja) | 1991-10-07 | 1992-10-07 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5151775A (ja) |
| EP (1) | EP0536972B1 (ja) |
| JP (1) | JPH0621335A (ja) |
| DE (1) | DE69219716T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| US6714625B1 (en) | 1992-04-08 | 2004-03-30 | Elm Technology Corporation | Lithography device for semiconductor circuit pattern generation |
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| JPH09167827A (ja) * | 1995-12-14 | 1997-06-24 | Tokai Rika Co Ltd | 半導体装置 |
| JP4215133B2 (ja) * | 1996-11-05 | 2009-01-28 | エヌエックスピー ビー ヴィ | 絶縁基板上に高周波バイポーラトランジスタを備える半導体装置 |
| US5915167A (en) | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US6748994B2 (en) | 2001-04-11 | 2004-06-15 | Avery Dennison Corporation | Label applicator, method and label therefor |
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| US7402897B2 (en) | 2002-08-08 | 2008-07-22 | Elm Technology Corporation | Vertical system integration |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
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| JPS61131556A (ja) * | 1984-11-30 | 1986-06-19 | Nec Corp | 半導体装置 |
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| US5043792A (en) * | 1989-04-17 | 1991-08-27 | Nec Corporation | Integrated circuit having wiring strips for propagating in-phase signals |
| US5077595A (en) * | 1990-01-25 | 1991-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2788783B2 (ja) * | 1990-08-29 | 1998-08-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1991
- 1991-10-07 US US07/772,753 patent/US5151775A/en not_active Expired - Fee Related
-
1992
- 1992-10-05 DE DE69219716T patent/DE69219716T2/de not_active Expired - Fee Related
- 1992-10-05 EP EP92309077A patent/EP0536972B1/en not_active Expired - Lifetime
- 1992-10-07 JP JP4291932A patent/JPH0621335A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298167A (ja) * | 1988-10-04 | 1990-04-10 | Matsushita Electron Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5151775A (en) | 1992-09-29 |
| EP0536972A2 (en) | 1993-04-14 |
| DE69219716D1 (de) | 1997-06-19 |
| DE69219716T2 (de) | 1997-09-04 |
| EP0536972B1 (en) | 1997-05-14 |
| EP0536972A3 (en) | 1993-06-16 |
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