JPH05251447A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05251447A JPH05251447A JP4725392A JP4725392A JPH05251447A JP H05251447 A JPH05251447 A JP H05251447A JP 4725392 A JP4725392 A JP 4725392A JP 4725392 A JP4725392 A JP 4725392A JP H05251447 A JPH05251447 A JP H05251447A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- circuit
- output circuit
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路において、伝送線路の寄生容
量を低減し、動作周波数の向上を図る。 【構成】 半導体基板６上に設けられた伝送線路を有す
る半導体集積回路において、伝送線路３の両端が出力回
路１と入力回路５との間に接続され、伝送線路４が伝送
線路３を囲む形で配置され、一端が出力回路２に接続さ
れ、他端を開放とした構造とする。 【効果】 伝送線路３および４に位相のそろった信号を
送ることにより、信号用伝送線路に帰する浮遊容量が低
減できるため、動作周波数の向上を図ることができる。
量を低減し、動作周波数の向上を図る。 【構成】 半導体基板６上に設けられた伝送線路を有す
る半導体集積回路において、伝送線路３の両端が出力回
路１と入力回路５との間に接続され、伝送線路４が伝送
線路３を囲む形で配置され、一端が出力回路２に接続さ
れ、他端を開放とした構造とする。 【効果】 伝送線路３および４に位相のそろった信号を
送ることにより、信号用伝送線路に帰する浮遊容量が低
減できるため、動作周波数の向上を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波用などの高
速の半導体集積回路に利用する。
速の半導体集積回路に利用する。
【０００２】
【従来の技術】近年、半導体デバイス素子の性能が向上
するにつれて、配線の寄生容量による高速動作の制限が
問題とされてきた。
するにつれて、配線の寄生容量による高速動作の制限が
問題とされてきた。
【０００３】従来用いられてきた対策は、オームの法則
から求められる一般式、 ΔＩ∝ωＣ・ΔＶ …（１） に示されるように、電圧振幅を小さくする。電流振
幅を大きくする。あるいは、アクティブ回路を採用す
る。ことである。
から求められる一般式、 ΔＩ∝ωＣ・ΔＶ …（１） に示されるように、電圧振幅を小さくする。電流振
幅を大きくする。あるいは、アクティブ回路を採用す
る。ことである。
【０００４】電圧振幅を小さくする例として、ＣＭＬ
（電流モード論理）回路（またはＥＣＬ（エミッタ結合
論理）回路）の採用があり、能動素子の非飽和動作によ
る高速化を図っている。
（電流モード論理）回路（またはＥＣＬ（エミッタ結合
論理）回路）の採用があり、能動素子の非飽和動作によ
る高速化を図っている。
【０００５】電流振幅を大きくする例として、電源電圧
の中間値電圧を新たに用意し、出力プルダウン抵抗を下
げることによって配線の寄生容量の充放電時間の短縮を
はかっている。
の中間値電圧を新たに用意し、出力プルダウン抵抗を下
げることによって配線の寄生容量の充放電時間の短縮を
はかっている。
【０００６】アクティブ回路の例として、従来より使わ
れているプッシュプル回路があり、最近例としてＩＢＭ
発表（ＩＳＳＣＣ’８９）と日立発表（１９９０年電子
情報通信学会春季全国大会）がある。
れているプッシュプル回路があり、最近例としてＩＢＭ
発表（ＩＳＳＣＣ’８９）と日立発表（１９９０年電子
情報通信学会春季全国大会）がある。
【０００７】以上、回路上の創意工夫であり、配線構造
による例は見られない。
による例は見られない。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の回路構成による対策は、ディジタル回路で評価さ
れる動作速度（ｔpd、ｔr 、ｔf ）に対して有効である
が、アナログ回路で評価される配線長の違いによる０°
／１８０°信号対の平衡性と波形歪に問題が生じ、動作
周波数を低下させる欠点があった。
従来の回路構成による対策は、ディジタル回路で評価さ
れる動作速度（ｔpd、ｔr 、ｔf ）に対して有効である
が、アナログ回路で評価される配線長の違いによる０°
／１８０°信号対の平衡性と波形歪に問題が生じ、動作
周波数を低下させる欠点があった。
【０００９】本発明の目的は、前記の欠点を除去するこ
とにより、伝送線路の寄生容量を低減し、動作周波数の
向上を図った半導体集積回路を提供することにある。
とにより、伝送線路の寄生容量を低減し、動作周波数の
向上を図った半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、第一の出力回
路と次段の入力回路との間に接続された第一の伝送線路
を有する半導体集積回路において、入力が前記第一の出
力回路に接続された第二の出力回路と、前記第一の伝送
線路の少なくとも一面を絶縁膜を介して囲む形で配置さ
れ、一端が前記第二の出力回路に接続され他端が開放さ
れた少なくとも一つの第二の伝送線路とを有することを
特徴とする。
路と次段の入力回路との間に接続された第一の伝送線路
を有する半導体集積回路において、入力が前記第一の出
力回路に接続された第二の出力回路と、前記第一の伝送
線路の少なくとも一面を絶縁膜を介して囲む形で配置さ
れ、一端が前記第二の出力回路に接続され他端が開放さ
れた少なくとも一つの第二の伝送線路とを有することを
特徴とする。
【００１１】また、本発明は、請求項１記載の半導体集
積回路において、前記第一の出力回路の入力と前記第二
の出力回路との間に接続された減衰回路を有することを
特徴とする。
積回路において、前記第一の出力回路の入力と前記第二
の出力回路との間に接続された減衰回路を有することを
特徴とする。
【００１２】
【作用】本発明では、主伝送線路である第一の伝送線路
を、寄生容量が問題となる、例えば半導体基板と対向す
る面を囲む形で第二の伝送線路を配置し、その出力回路
側は第一の伝送線路と同一の構成とし入力回路側は開放
とする。
を、寄生容量が問題となる、例えば半導体基板と対向す
る面を囲む形で第二の伝送線路を配置し、その出力回路
側は第一の伝送線路と同一の構成とし入力回路側は開放
とする。
【００１３】これにより、式（１）においてΔＶ＝０で
ΔＩ＝０となり、さらに、半導体基板に対する等価距離
が第二の伝送線路で囲まれるため大となり、その結果寄
生容量が減少し、動作速度の向上を図ることが可能とな
る。
ΔＩ＝０となり、さらに、半導体基板に対する等価距離
が第二の伝送線路で囲まれるため大となり、その結果寄
生容量が減少し、動作速度の向上を図ることが可能とな
る。
【００１４】また、第二の出力回路を設けることで負荷
が増すことになるが、減衰回路を第一と第二の出力回路
間に接続することで負荷の増加を低減できる。
が増すことになるが、減衰回路を第一と第二の出力回路
間に接続することで負荷の増加を低減できる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１（ａ）は本発明の第一実施例を示す回
路図である。同一信号成分を伝送する第一の出力回路１
と第二の出力回路２とが、相重なるように配置された第
一の伝送線路３と第二の伝送線路４にそれぞれ接続され
る。伝送線路３は上側に位置し、他端を信号伝送のため
の次段入力回路５に接続される。伝送線路４は下側に位
置し、他端を開放とされる。
路図である。同一信号成分を伝送する第一の出力回路１
と第二の出力回路２とが、相重なるように配置された第
一の伝送線路３と第二の伝送線路４にそれぞれ接続され
る。伝送線路３は上側に位置し、他端を信号伝送のため
の次段入力回路５に接続される。伝送線路４は下側に位
置し、他端を開放とされる。
【００１７】図１（ｂ）は伝送線路の断面図を示す。半
導体基板６上に設けられた伝送線路３および４は、絶縁
膜７、８および９により絶縁される。
導体基板６上に設けられた伝送線路３および４は、絶縁
膜７、８および９により絶縁される。
【００１８】本発明の特徴は、図１において、第二の出
力回路２と、第二の伝送線路４とを設けたことにある。
力回路２と、第二の伝送線路４とを設けたことにある。
【００１９】図１（ｂ）において、伝送線路３に生じる
浮遊容量Ｃ3 は、 Ｃ3 ＝εＳ3-4 ／ｄ3-4 ＋εＳ3-6 ／ｄ3-6 …（２） である。ただし、εは絶縁膜の誘電率、Ｓ3-4 とｄ3-4
は伝送線路４に対する等価面積と等価距離、Ｓ3-6 とｄ
3-6 は半導体基板６に対する等価面積と等価距離であ
る。
浮遊容量Ｃ3 は、 Ｃ3 ＝εＳ3-4 ／ｄ3-4 ＋εＳ3-6 ／ｄ3-6 …（２） である。ただし、εは絶縁膜の誘電率、Ｓ3-4 とｄ3-4
は伝送線路４に対する等価面積と等価距離、Ｓ3-6 とｄ
3-6 は半導体基板６に対する等価面積と等価距離であ
る。
【００２０】同様に、伝送線路４に生じる浮遊容量Ｃ4
は、 Ｃ4 ＝εＳ4-3 ／ｄ4-3 ＋εＳ4-6 ／ｄ4-6 …（３） である。ただし、Ｓ4-3 とｄ4-3 は伝送線路３に対する
等価面積と等価距離、Ｓ4-6 とｄ4-6 は半導体基板６に
対する等価面積および等価距離である。
は、 Ｃ4 ＝εＳ4-3 ／ｄ4-3 ＋εＳ4-6 ／ｄ4-6 …（３） である。ただし、Ｓ4-3 とｄ4-3 は伝送線路３に対する
等価面積と等価距離、Ｓ4-6 とｄ4-6 は半導体基板６に
対する等価面積および等価距離である。
【００２１】伝送線路３および４が同一信号成分、すな
わち、同位相および同振幅であれば、式（１）におい
て、 ΔＶ＝０ となるため、ΔＩ＝０となり、式（２）および（３）に
おいて、 ｄ3-4 ＝ｄ4-3 ＝∞ …（４） となる。
わち、同位相および同振幅であれば、式（１）におい
て、 ΔＶ＝０ となるため、ΔＩ＝０となり、式（２）および（３）に
おいて、 ｄ3-4 ＝ｄ4-3 ＝∞ …（４） となる。
【００２２】従って、伝送線路３に生じる浮遊容量Ｃ3
は、 Ｃ3 ＝εＳ3-6 ／ｄ3-6 …（５） となる。
は、 Ｃ3 ＝εＳ3-6 ／ｄ3-6 …（５） となる。
【００２３】一方、伝送線路４がない場合の伝送線路３
に生じる浮遊容量Ｃ3 ′は、 Ｃ3 ′＝εＳ′3-6 ／ｄ′3-6 …（６） となる。ただし、Ｓ′3-6 とｄ′3-6 はそのときの半導
体基板６に対する等価面積と等価距離である。仮に同一
幅で等価面積Ｓ3-6 とＳ′3-6 が同一としても伝送線路
３と半導体基板６との距離が、 ｄ3-6 ／ｄ′3-6 の関係にあるため、浮遊容量については、 Ｃ3 ＜Ｃ3 ′ となることは明らかである。
に生じる浮遊容量Ｃ3 ′は、 Ｃ3 ′＝εＳ′3-6 ／ｄ′3-6 …（６） となる。ただし、Ｓ′3-6 とｄ′3-6 はそのときの半導
体基板６に対する等価面積と等価距離である。仮に同一
幅で等価面積Ｓ3-6 とＳ′3-6 が同一としても伝送線路
３と半導体基板６との距離が、 ｄ3-6 ／ｄ′3-6 の関係にあるため、浮遊容量については、 Ｃ3 ＜Ｃ3 ′ となることは明らかである。
【００２４】図２は本発明の第二実施例における伝送線
路を示す断面図である。
路を示す断面図である。
【００２５】図１に示した第一実施例では、伝送線路と
半導体基板との間の浮遊容量を低減する内容について述
べたが、配線間容量についても図２のように、本発明の
特徴とするところの、追加の伝送線路１０と１１を伝送
線路３の両側に設けることで配線間容量を減少させるこ
とが可能である。
半導体基板との間の浮遊容量を低減する内容について述
べたが、配線間容量についても図２のように、本発明の
特徴とするところの、追加の伝送線路１０と１１を伝送
線路３の両側に設けることで配線間容量を減少させるこ
とが可能である。
【００２６】図３は本発明の第三実施例を示す回路図で
ある。
ある。
【００２７】出力回路１は信号伝送に使用され、信号伝
送線路の浮遊容量が低減されるため、出力回路１からの
負荷電流が減少することにより、図３のように、エミッ
タホロワトランジスタ１２によるＥＣＬ回路構成では入
力回路５側に負荷抵抗１３を設けることも可能である。
送線路の浮遊容量が低減されるため、出力回路１からの
負荷電流が減少することにより、図３のように、エミッ
タホロワトランジスタ１２によるＥＣＬ回路構成では入
力回路５側に負荷抵抗１３を設けることも可能である。
【００２８】一方、出力回路２は、信号伝送線路の負荷
をかわりに受けるが、最も簡単なエミッタホロワトラン
ジスタについても、電流増幅率ｈfe分の１を信号伝送側
へ影響を与えるのみである。さらに信号振幅を半分程度
にして負荷の分散を図るための、本発明の特徴とすると
ころの、減衰回路１４を使用することもできる。
をかわりに受けるが、最も簡単なエミッタホロワトラン
ジスタについても、電流増幅率ｈfe分の１を信号伝送側
へ影響を与えるのみである。さらに信号振幅を半分程度
にして負荷の分散を図るための、本発明の特徴とすると
ころの、減衰回路１４を使用することもできる。
【００２９】以上、伝送線路の寄生容量低減効果として
最も高い半導体基板側と左右横方向について示したが、
同軸線路を想定した上下縦方向と左右横方向の組合せに
ついても考えることができる。
最も高い半導体基板側と左右横方向について示したが、
同軸線路を想定した上下縦方向と左右横方向の組合せに
ついても考えることができる。
【００３０】
【発明の効果】以上説明したように、本発明は、半導体
基板上に設けられた複数の重なる伝送線路において、振
幅伝送線路を囲む形で第二の伝送線路を設け、それぞれ
が同一信号成分の出力から分岐された出力回路に接続さ
れているため、信号伝送線路に生じる浮遊容量を第二の
伝送線路によって低減される効果がある。
基板上に設けられた複数の重なる伝送線路において、振
幅伝送線路を囲む形で第二の伝送線路を設け、それぞれ
が同一信号成分の出力から分岐された出力回路に接続さ
れているため、信号伝送線路に生じる浮遊容量を第二の
伝送線路によって低減される効果がある。
【００３１】従って、本発明によれば、信号伝達用出力
回路の交流負荷として伝送線路による浮遊容量が低減で
きるため、ΔＩ∝ωＣ・ΔＶにおける同一動作条件では
ωＣ一定により動作周波数ωの向上が図られ、また、ア
ナログ回路として使用する場合でも、配線長の影響が低
減できるため、配置設計の自由度が大きく、さらに波形
歪の起こる起因も少ない利点があるなどその効果は大で
ある。
回路の交流負荷として伝送線路による浮遊容量が低減で
きるため、ΔＩ∝ωＣ・ΔＶにおける同一動作条件では
ωＣ一定により動作周波数ωの向上が図られ、また、ア
ナログ回路として使用する場合でも、配線長の影響が低
減できるため、配置設計の自由度が大きく、さらに波形
歪の起こる起因も少ない利点があるなどその効果は大で
ある。
【図１】本発明の第一実施例を示す回路図、およびその
伝送線路の断面図。
伝送線路の断面図。
【図２】本発明の第二実施例における伝送線路の断面
図。
図。
【図３】本発明の第三実施例を示す回路図。
１、２ 出力回路 ３、４、１０、１１ 伝送線路 ５ 入力回路 ６ 半導体基板 ７、８、９ 絶縁膜 １２ エミッタホロワトランジスタ １３ 負荷抵抗 １４ 減衰回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 ３０１ Ｚ 8617−4Ｍ Ｈ０１Ｐ 3/08 8617−4Ｍ Ｈ０１Ｌ 23/12 Ｑ
Claims (2)
- 【請求項１】 第一の出力回路と次段の入力回路との間
に接続された第一の伝送線路を有する半導体集積回路に
おいて、 入力が前記第一の出力回路に接続された第二の出力回路
と、 前記第一の伝送線路の少なくとも一面を絶縁膜を介して
囲む形で配置され、一端が前記第二の出力回路に接続さ
れ他端が開放された少なくとも一つの第二の伝送線路と
を有することを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記第一の出力回路の入力と前記第二の出力回路との間
に接続された減衰回路を有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4725392A JPH05251447A (ja) | 1992-03-04 | 1992-03-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4725392A JPH05251447A (ja) | 1992-03-04 | 1992-03-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251447A true JPH05251447A (ja) | 1993-09-28 |
Family
ID=12770108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4725392A Pending JPH05251447A (ja) | 1992-03-04 | 1992-03-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251447A (ja) |
-
1992
- 1992-03-04 JP JP4725392A patent/JPH05251447A/ja active Pending
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