JP2762850B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2762850B2 JP2762850B2 JP19573792A JP19573792A JP2762850B2 JP 2762850 B2 JP2762850 B2 JP 2762850B2 JP 19573792 A JP19573792 A JP 19573792A JP 19573792 A JP19573792 A JP 19573792A JP 2762850 B2 JP2762850 B2 JP 2762850B2
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- JP
- Japan
- Prior art keywords
- transmission line
- low
- resistance transmission
- resistance
- circuit
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、伝送線路を含む半導体
集積回路に関し、特にアナログ信号の高速動作を必要と
する半導体集積回路に関する。
集積回路に関し、特にアナログ信号の高速動作を必要と
する半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体デバイス素子の性能が向上
するにつれて、配線の寄生容量によって高周波特性が劣
化し、高速動作が制限されることが問題となっている。
するにつれて、配線の寄生容量によって高周波特性が劣
化し、高速動作が制限されることが問題となっている。
【０００３】この高周波特性を改善する対策は、オーム
の法則から求められる一般式
の法則から求められる一般式
【０００４】
【数１】
【０００５】に示されるように、 （１）電圧振幅を小さくする。 （２）電流振幅を大きくする。 （３）アクティブ回路を作用する。
【０００６】（１）の例として、ＣＭＬ／ＥＣＬ回路の
採用があり、能動素子の非飽和動作による高速化を図っ
ている。（２）の例として、電源電圧の中間値電圧を新
たに容易し、出力プルダウン抵抗を小さくすることによ
って配線の寄生容量の充放電時間の短縮を図っている。
（３）の例として、従来より使われているプッシュ・プ
ル回路があり、また最近の例としてＩＢＭ発表（ＩＳＳ
ＣＣ ′８９）と日立発表（１９９０年電子情報通信学
会、春期全国大会 Ｃ−６４５）がある。以上は回路上
の創意工夫の例であり、配線構想による例は見られな
い。
採用があり、能動素子の非飽和動作による高速化を図っ
ている。（２）の例として、電源電圧の中間値電圧を新
たに容易し、出力プルダウン抵抗を小さくすることによ
って配線の寄生容量の充放電時間の短縮を図っている。
（３）の例として、従来より使われているプッシュ・プ
ル回路があり、また最近の例としてＩＢＭ発表（ＩＳＳ
ＣＣ ′８９）と日立発表（１９９０年電子情報通信学
会、春期全国大会 Ｃ−６４５）がある。以上は回路上
の創意工夫の例であり、配線構想による例は見られな
い。
【０００７】
【発明が解決しようとする課題】上述した従来の回路構
成による対策はディジタル回路で評価される動作速度
（ｔPd，ｔr ，ｔf ）に対しては有効であるが、アナロ
グ回路で評価される信号の純度（非直線歪、０°／１８
０°信号対の位相バランス）に対しては劣化するという
問題点があった。
成による対策はディジタル回路で評価される動作速度
（ｔPd，ｔr ，ｔf ）に対しては有効であるが、アナロ
グ回路で評価される信号の純度（非直線歪、０°／１８
０°信号対の位相バランス）に対しては劣化するという
問題点があった。
【０００８】本発明の目的は、このような従来の問題点
を除去して、伝送線路の浮遊容量を低減し、動作周波数
の向上を図った半導体集積回路を提供することにある。
を除去して、伝送線路の浮遊容量を低減し、動作周波数
の向上を図った半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
の本発明の解決手段は、半導体基板上で、第一低抵抗伝
送線路が第一出力回路の出力端と第一入力回路の入力端
との間に接続された半導体集積回路において、前記第一
低抵抗伝送線路と平行に設けられ、前記第一出力回路の
入力信号を分岐して入力される第二出力回路の出力端
と、前記第一出力回路が接続される前記第一低抵抗伝送
線路の端と同一側端とを接続する第二低抵抗伝送線路
と、前記第一及び第二低抵抗伝送線路と面の重なりを持
ち、第一及び第二低抵抗伝送線路と前記半導体基板との
間に絶縁層を介して積層され、前記第二低抵抗伝送線路
と少なくとも１箇所の接続点を有する抵抗膜線路とから
なることを特徴とする。
の本発明の解決手段は、半導体基板上で、第一低抵抗伝
送線路が第一出力回路の出力端と第一入力回路の入力端
との間に接続された半導体集積回路において、前記第一
低抵抗伝送線路と平行に設けられ、前記第一出力回路の
入力信号を分岐して入力される第二出力回路の出力端
と、前記第一出力回路が接続される前記第一低抵抗伝送
線路の端と同一側端とを接続する第二低抵抗伝送線路
と、前記第一及び第二低抵抗伝送線路と面の重なりを持
ち、第一及び第二低抵抗伝送線路と前記半導体基板との
間に絶縁層を介して積層され、前記第二低抵抗伝送線路
と少なくとも１箇所の接続点を有する抵抗膜線路とから
なることを特徴とする。
【００１０】上記解決手段に、前記第一低抵抗伝送線路
の前記第二低抵抗伝送線路とは反対側に、前記抵抗膜線
路と少なくとも１箇所の接続点を持ち、前記第二出力回
路の出力端と接続する前記第二低抵抗伝送路と同じ低抵
抗伝送線路を設けてもよい。
の前記第二低抵抗伝送線路とは反対側に、前記抵抗膜線
路と少なくとも１箇所の接続点を持ち、前記第二出力回
路の出力端と接続する前記第二低抵抗伝送路と同じ低抵
抗伝送線路を設けてもよい。
【００１１】
【実施例】次に、本発明について図面を参照して以下に
説明する。図１は、本発明の一実施例の概略図であり、
図２は図１Ａ−Ａ断面図である。同一信号成分を伝送す
る出力回路１，２がそれぞれ低抵抗伝送線路である伝送
線路３，伝送線路４に接続されており、これら伝送線路
３，４は互いに平行に配置されている。集積回路で使用
される抵抗膜線路である抵抗（例えば、ポリシリ抵抗）
層５が、伝送線路３，４をカバーする面積となるように
半導体基板上に設けられており、しかも伝送線路４と一
箇所以上で接続されている。また伝送線路３は、上記出
力回路１と繋がっていない他端を信号伝送のための次段
入力回路６に接続され、伝送線路４は出力回路１と繋が
らない他端が開放されている。伝送線路３，４と抵抗層
５とは絶縁膜８，９，１０により絶縁されている。その
様子を図２の断面図に示し、伝送線路３に生じる浮遊容
量Ｃ3 は、次の式で求められる。
説明する。図１は、本発明の一実施例の概略図であり、
図２は図１Ａ−Ａ断面図である。同一信号成分を伝送す
る出力回路１，２がそれぞれ低抵抗伝送線路である伝送
線路３，伝送線路４に接続されており、これら伝送線路
３，４は互いに平行に配置されている。集積回路で使用
される抵抗膜線路である抵抗（例えば、ポリシリ抵抗）
層５が、伝送線路３，４をカバーする面積となるように
半導体基板上に設けられており、しかも伝送線路４と一
箇所以上で接続されている。また伝送線路３は、上記出
力回路１と繋がっていない他端を信号伝送のための次段
入力回路６に接続され、伝送線路４は出力回路１と繋が
らない他端が開放されている。伝送線路３，４と抵抗層
５とは絶縁膜８，９，１０により絶縁されている。その
様子を図２の断面図に示し、伝送線路３に生じる浮遊容
量Ｃ3 は、次の式で求められる。
【００１２】
【数２】
【００１３】ここで、εは絶縁膜の誘電率、Ｓ3-4 とｄ
3-4 は伝送線路３の伝送線路４に対する等価面積と等価
距離とを、Ｓ3-5 とｄ3-5 は抵抗層５に対する等価面積
と等価距離とを、Ｓ3-7 とｄ3-7 は半導体基板７に対す
る等価面積と等価距離である。同様に、伝送線路４に生
じる浮遊容量Ｃ4 は次式で求まる。
3-4 は伝送線路３の伝送線路４に対する等価面積と等価
距離とを、Ｓ3-5 とｄ3-5 は抵抗層５に対する等価面積
と等価距離とを、Ｓ3-7 とｄ3-7 は半導体基板７に対す
る等価面積と等価距離である。同様に、伝送線路４に生
じる浮遊容量Ｃ4 は次式で求まる。
【００１４】
【数３】
【００１５】さらに、抵抗層５に生じる浮遊容量Ｃ
5 は、次の式で求まる。
5 は、次の式で求まる。
【００１６】
【数４】
【００１７】伝送線路３，４と抵抗層５が同一信号成分
すなわち、同位相、同振幅であれば、（１）式におい
て、ΔＶ＝０となるため、ΔＩ＝０となり、前式におい
てｄ3-4，ｄ3-5 及びｄ4-5 は無限大の値と等価にな
る。従って、伝送線路３に生じる浮遊容量Ｃ3 は、
すなわち、同位相、同振幅であれば、（１）式におい
て、ΔＶ＝０となるため、ΔＩ＝０となり、前式におい
てｄ3-4，ｄ3-5 及びｄ4-5 は無限大の値と等価にな
る。従って、伝送線路３に生じる浮遊容量Ｃ3 は、
【００１８】
【数５】
【００１９】となる。一方、伝送線路４及び抵抗層５が
ない場合の伝送線路３に生じる浮遊容量Ｃ' 3は、
ない場合の伝送線路３に生じる浮遊容量Ｃ' 3は、
【００２０】
【数６】
【００２１】となる。仮に同一振幅で等価面積Ｓ3-7 と
Ｓ' 3-7が同一としても、伝送線路３と半導体基板７との
距離がｄ3-7 ＞ｄ' 3-7の関係になるように抵抗層５の幅
を伝送線路３に対して十分厚くすれば、浮遊容量につい
てＣ3 ＜Ｃ' 3とすることができる。
Ｓ' 3-7が同一としても、伝送線路３と半導体基板７との
距離がｄ3-7 ＞ｄ' 3-7の関係になるように抵抗層５の幅
を伝送線路３に対して十分厚くすれば、浮遊容量につい
てＣ3 ＜Ｃ' 3とすることができる。
【００２２】以上のように出力回路１は信号伝送に使用
され、伝送線路３の浮遊容量の影響が低減される。一
方、出力回路２は信号伝送線路の付加を代わりに受ける
が、最も簡単なトランジスタ１個によるエミッタフォロ
ワ回路で駆動するとすれば、信号伝送側への影響は電流
増幅率ｈｆｅ分の１だけである。
され、伝送線路３の浮遊容量の影響が低減される。一
方、出力回路２は信号伝送線路の付加を代わりに受ける
が、最も簡単なトランジスタ１個によるエミッタフォロ
ワ回路で駆動するとすれば、信号伝送側への影響は電流
増幅率ｈｆｅ分の１だけである。
【００２３】以上、信号伝送線路と平行に設けた低抵抗
の伝送線路を片側に設けた例を示したが、両側に設ける
ことも可能である。その様子を図３に示す。この図３の
ように、伝送線路４と同一構造の伝送線路１２を伝送線
路３の伝送線路４反対側に設けてもよい。
の伝送線路を片側に設けた例を示したが、両側に設ける
ことも可能である。その様子を図３に示す。この図３の
ように、伝送線路４と同一構造の伝送線路１２を伝送線
路３の伝送線路４反対側に設けてもよい。
【００２４】
【発明の効果】以上説明したように、本発明は二つ以上
の平行に設けた低抵抗伝送線路と面の重なりを有する抵
抗層があり、信号伝送線路と平行な伝送線路が同一信号
成分の出力から分岐された出力回路に接続されているた
め、信号伝送線路に生じる浮遊容量を新たに設けた伝送
線路と抵抗層により低減できる効果を有する。本発明は
低抵抗伝送線路として一つの層のみを使用しているた
め、他の層の伝送線路との公差に対して弊害とならな
い。また、信号伝達用出力回路の交流負荷として、伝送
線路による浮遊容量が低減できるため、数１における同
一動作条件では、ωＣ一定により、動作周波数ωの向上
が図れる。さらにアナログ回路として使用する場合で
も、配線長の影響が低減できるため、配置設計の自由度
が大きく、また波形歪の起きる要因も減少できる利点が
ある。
の平行に設けた低抵抗伝送線路と面の重なりを有する抵
抗層があり、信号伝送線路と平行な伝送線路が同一信号
成分の出力から分岐された出力回路に接続されているた
め、信号伝送線路に生じる浮遊容量を新たに設けた伝送
線路と抵抗層により低減できる効果を有する。本発明は
低抵抗伝送線路として一つの層のみを使用しているた
め、他の層の伝送線路との公差に対して弊害とならな
い。また、信号伝達用出力回路の交流負荷として、伝送
線路による浮遊容量が低減できるため、数１における同
一動作条件では、ωＣ一定により、動作周波数ωの向上
が図れる。さらにアナログ回路として使用する場合で
も、配線長の影響が低減できるため、配置設計の自由度
が大きく、また波形歪の起きる要因も減少できる利点が
ある。
【図１】本発明の一実施例の概観図である。
【図２】図１におけるＡ−Ａ断面図である。
【図３】第二実施例の断面図である。
１，２ 出力回路 ３，４ 伝送線路 ５ 抵抗層 ６ 入力回路 ７ 半導体基板 ８，９，１０ 絶縁膜 １１ 接続点
Claims (2)
- 【請求項１】半導体基板上で、第一低抵抗伝送線路が第
一出力回路の出力端と第一入力回路の入力端との間に接
続された半導体集積回路において、 前記第一低抵抗伝送線路と平行に設けられ、前記第一出
力回路の入力信号を分岐して入力される第二出力回路の
出力端と、前記第一出力回路が接続される前記第一低抵
抗伝送線路の端と同一側端とを接続する第二低抵抗伝送
線路と、 前記第一及び第二低抵抗伝送線路と面の重なりを持ち、
第一及び第二低抵抗伝送線路と前記半導体基板との間に
絶縁層を介して積層され、前記第二低抵抗伝送線路と少
なくとも１箇所の接続点を有する抵抗膜線路とからなる
ことを特徴とする半導体集積回路。 - 【請求項２】前記第一低抵抗伝送線路の前記第二低抵抗
伝送線路とは反対側に、前記抵抗膜線路と少なくとも１
箇所の接続点を持ち、前記第二出力回路の出力端と接続
する前記第二低抵抗伝送路と同じ低抵抗伝送線路を設け
たことを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19573792A JP2762850B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19573792A JP2762850B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645472A JPH0645472A (ja) | 1994-02-18 |
| JP2762850B2 true JP2762850B2 (ja) | 1998-06-04 |
Family
ID=16346130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19573792A Expired - Lifetime JP2762850B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762850B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0952479B1 (en) | 1998-04-20 | 2006-05-17 | Sony Corporation | Color display device |
| CN114929637B (zh) | 2019-12-27 | 2024-05-10 | 霓佳斯株式会社 | 无机纤维、无机纤维制品、无机纤维制品的制造方法、无机纤维制造用组合物和无机纤维的制造方法 |
-
1992
- 1992-07-23 JP JP19573792A patent/JP2762850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645472A (ja) | 1994-02-18 |
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