JPH0320924B2 - - Google Patents
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- Publication number
- JPH0320924B2 JPH0320924B2 JP62257052A JP25705287A JPH0320924B2 JP H0320924 B2 JPH0320924 B2 JP H0320924B2 JP 62257052 A JP62257052 A JP 62257052A JP 25705287 A JP25705287 A JP 25705287A JP H0320924 B2 JPH0320924 B2 JP H0320924B2
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- JP
- Japan
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- transistor
- current
- transistors
- impedance
- output terminal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45176—A cross coupling circuit, e.g. consisting of two cross coupled transistors, being added in the load circuit of the amplifying transistors of a differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えば差動増幅器の広いデバイス面積
に付随する寄生インピーダンスを中和する寄生イ
ンピーダンス中和回路に関する。
に付随する寄生インピーダンスを中和する寄生イ
ンピーダンス中和回路に関する。
差動増幅器に使用する能動デバイス（トランジ
スタ）の面積は、動作速度を増加する為にはコレ
クタ・ベース間容量Ccb及びコレクタ基板間容量
Ccs等の寄生インピーダンスの影響を低減するこ
とにより行つた来た。これら寄生容量が大きけれ
ば大きいほど出力信号の帯域幅は狭くなる。しか
し、小型デバイスはデバイスの定常電流密度に対
して最適寸法ではないかも知れない。デバイス面
積と電流密度との間に不整合が生じると、そのト
ランジシヨン周波数〓をその最高周波数から低下
させ、従つてデバイスの帯域幅を制限する。ま
た、定常電流は回路に与えられる負荷抵抗及び電
圧励振の大きさを決定する。従つて、従来のデバ
イスの速度、帯域幅及び最大負荷との間には多く
の兼合いが存する。
スタ）の面積は、動作速度を増加する為にはコレ
クタ・ベース間容量Ccb及びコレクタ基板間容量
Ccs等の寄生インピーダンスの影響を低減するこ
とにより行つた来た。これら寄生容量が大きけれ
ば大きいほど出力信号の帯域幅は狭くなる。しか
し、小型デバイスはデバイスの定常電流密度に対
して最適寸法ではないかも知れない。デバイス面
積と電流密度との間に不整合が生じると、そのト
ランジシヨン周波数〓をその最高周波数から低下
させ、従つてデバイスの帯域幅を制限する。ま
た、定常電流は回路に与えられる負荷抵抗及び電
圧励振の大きさを決定する。従つて、従来のデバ
イスの速度、帯域幅及び最大負荷との間には多く
の兼合いが存する。
本発明の目的は半導体デバイス（トランジス
タ）の動作における寄生インピーダンスの影響を
中和することである。
タ）の動作における寄生インピーダンスの影響を
中和することである。
本発明の他の目的はデバイスの〓を最高にする
よう定常電流を所望の大きさにする半導体デバイ
スを提供することである。
よう定常電流を所望の大きさにする半導体デバイ
スを提供することである。
本発明の別の目的はパラメータが容易に決定で
きる寄生インピーダンス及び中和回路を提供する
ことである。
きる寄生インピーダンス及び中和回路を提供する
ことである。
本発明は上述した寄生キヤパシタンスの影響を
中和することにより、上述の兼合いを回避するも
のであり、デバイス面積は定常電流値は負荷抵抗
及び電圧励振の大きさに応じて所望値に設定でき
る。その為の具体的手段として、本発明の差動イ
ンピーダンス中和回路は差動増幅器の２つの出力
端子の各々の出力信号を検知する手段を有し、各
出力端子からアイソレートして各出力信号を再生
する。この検知手段には付加手段が結合され、各
端子からのアイソレートした出力信号を中和イン
ピーダンス間に印加する。この中和インピーダン
スは各出力端子の寄生インピーダンスに比例す
る。この印加した出力信号は反対の端子における
寄生インピーダンスにより作られた歪信号に比例
するが逆極性の補正信号を生じる。この補正信号
は反対端子へ通過して歪信号と加算して実質的に
誤差のない出力信号を得る。
中和することにより、上述の兼合いを回避するも
のであり、デバイス面積は定常電流値は負荷抵抗
及び電圧励振の大きさに応じて所望値に設定でき
る。その為の具体的手段として、本発明の差動イ
ンピーダンス中和回路は差動増幅器の２つの出力
端子の各々の出力信号を検知する手段を有し、各
出力端子からアイソレートして各出力信号を再生
する。この検知手段には付加手段が結合され、各
端子からのアイソレートした出力信号を中和イン
ピーダンス間に印加する。この中和インピーダン
スは各出力端子の寄生インピーダンスに比例す
る。この印加した出力信号は反対の端子における
寄生インピーダンスにより作られた歪信号に比例
するが逆極性の補正信号を生じる。この補正信号
は反対端子へ通過して歪信号と加算して実質的に
誤差のない出力信号を得る。
本発明の好適実施例によると、各出力端子の出
力電圧をエミツタフオロワにより出力端子からア
イソレートして検出する。次に、このアイソレー
トした電圧の他のトランジスタにより中和インピ
ーダンスに印加して補正信号電流を生じる。この
中和インピーダンスはインピーダンスを生じる素
子とマツチした回路素子を用いることにより寄生
インピーダンスとマツチングする。例えば、差動
増幅器では、中和インピーダンスは出力電圧が取
出される増幅器のトランジスタとマツチングした
トランジスタを用いて作られる。
力電圧をエミツタフオロワにより出力端子からア
イソレートして検出する。次に、このアイソレー
トした電圧の他のトランジスタにより中和インピ
ーダンスに印加して補正信号電流を生じる。この
中和インピーダンスはインピーダンスを生じる素
子とマツチした回路素子を用いることにより寄生
インピーダンスとマツチングする。例えば、差動
増幅器では、中和インピーダンスは出力電圧が取
出される増幅器のトランジスタとマツチングした
トランジスタを用いて作られる。
第１図は本発明による中和回路を含むベース接
地型増幅器１０を示す。この差動ベース接地型増
幅器１０は本発明の中和回路が使用できる増幅器
の１例を示すのみであり、他の回路にも適用し得
ること勿論である。トランジスタQ3乃至Q8で構
成された中和回路は差動型の可変利得増幅段等に
も使用可能である。
地型増幅器１０を示す。この差動ベース接地型増
幅器１０は本発明の中和回路が使用できる増幅器
の１例を示すのみであり、他の回路にも適用し得
ること勿論である。トランジスタQ3乃至Q8で構
成された中和回路は差動型の可変利得増幅段等に
も使用可能である。
トランジスタQ1−Q2より成るベース接地型差
動増幅器の動作を簡単にみてみる。トランジスタ
Q1−Q2のベースには夫々定常またはバイアス電
流部分と差動入力信号成分とを含む入力信号電流
＋IIN及び−IINが入力される。これら電流は差動
増幅段（図示せず）で作られ、一方の電流、例え
ば＋IINが増加するときは、その分だけ他方の電
流−IINが減少するよう動作する。直流バイアス
電圧VB（この実施例では負電圧）を各トランジス
タQ1−Q2のベースに印加して、これらを導通状
態にする。両トランジスタQ1−Q2は特性の揃つ
たものであり、入力信号電流が０のとき等しいバ
イアス電流を流す。
動増幅器の動作を簡単にみてみる。トランジスタ
Q1−Q2のベースには夫々定常またはバイアス電
流部分と差動入力信号成分とを含む入力信号電流
＋IIN及び−IINが入力される。これら電流は差動
増幅段（図示せず）で作られ、一方の電流、例え
ば＋IINが増加するときは、その分だけ他方の電
流−IINが減少するよう動作する。直流バイアス
電圧VB（この実施例では負電圧）を各トランジス
タQ1−Q2のベースに印加して、これらを導通状
態にする。両トランジスタQ1−Q2は特性の揃つ
たものであり、入力信号電流が０のとき等しいバ
イアス電流を流す。
入力信号はトランジスタQ1−Q2を介して出力
端子、即ち各トランジスタのコレクタに流れ、こ
こで入力信号は夫々＋Voから−Voで測定した差
動電圧として検知される。＋Vo及び−Voは各出
力端子に接続した等しい負荷抵抗R1−R2を流れ
る電流の変化である。従つて、Voは直流バイア
ス成分と信号成分とを含んでいる。
端子、即ち各トランジスタのコレクタに流れ、こ
こで入力信号は夫々＋Voから−Voで測定した差
動電圧として検知される。＋Vo及び−Voは各出
力端子に接続した等しい負荷抵抗R1−R2を流れ
る電流の変化である。従つて、Voは直流バイア
ス成分と信号成分とを含んでいる。
しかし、各端子において＋Vo及び−Voに影響
するインピーダンスは負荷抵抗R1及びR2のみで
はない。例えば第１出力端子では、トランジスタ
Q1は負荷抵抗R1と並列関係の寄生インピーダン
スを含んでいる。このインピーダンスはコレク
タ・ベース間容量Ccbとコレクタ・基板間容量
Ccsとがあり、これら容量は差動増幅器１０の中
間周波数以上での利得に影響を与える。この影響
は大きな接合面積を有するデバイスの場合に特に
顕著になるが、その理由はこれら容量が面積に比
例する為である。物理的には、入力信号に応じて
＋Voが変化すると出力端子に電流の吸収及び出
力を行うので歪信号を生じる。この容量（キヤパ
シタンス）による歪の影響を知るには例えば
SPICEと呼ばれているコンピユータ シミユレ
ーシヨン用プログラムを用いて回路のシミユレー
シヨンを行うことにより容易に知ることができ
る。これは第２出力端子−Voについても歪は同
様であるが、極性は＋Voの場合と逆である。
するインピーダンスは負荷抵抗R1及びR2のみで
はない。例えば第１出力端子では、トランジスタ
Q1は負荷抵抗R1と並列関係の寄生インピーダン
スを含んでいる。このインピーダンスはコレク
タ・ベース間容量Ccbとコレクタ・基板間容量
Ccsとがあり、これら容量は差動増幅器１０の中
間周波数以上での利得に影響を与える。この影響
は大きな接合面積を有するデバイスの場合に特に
顕著になるが、その理由はこれら容量が面積に比
例する為である。物理的には、入力信号に応じて
＋Voが変化すると出力端子に電流の吸収及び出
力を行うので歪信号を生じる。この容量（キヤパ
シタンス）による歪の影響を知るには例えば
SPICEと呼ばれているコンピユータ シミユレ
ーシヨン用プログラムを用いて回路のシミユレー
シヨンを行うことにより容易に知ることができ
る。これは第２出力端子−Voについても歪は同
様であるが、極性は＋Voの場合と逆である。
トランジスタQ3乃至Q8で構成される中和回路
は出力端子＋Vo及び−Voの容量の影響を中和す
る。トランジスタQ3はエミツタフオロワであり
第１出力端子の信号電圧＋Voを検知し、アイソ
レートして出力信号＋Voを再生する（但し直流
レベルは僅かに下がる）。トランジスタQ3はエミ
ツタフオロワであるので、＋Voはアイソレートさ
れた電圧に殆んど影響を与えることはない。トラ
ンジスタQ3は定常電流IB1によりバイアスされる。
次に、アイソレートされた＋VoはQ5へ送られ、
＋VoをトランジスタQ7のコレクタに印加する。
トランジスタQ7の寄生出力インピーダンスはト
ランジスタQ1及びQ2のインピーダンスに比例す
る。本実施例では、トランジスタQ7をトランジ
スタQ1，Q2と特性の揃つたトランジスタとする
ことにより、これらインピーダンスは実質的に等
しい。トランジスタQ7は−Vcsでベースバイアス
し、エミツタには容量Ccb及びCcsの電流供給及
び吸収に必要な十分な大きさの電流源IB3を接続
する。トランジスタQ5のコレクタは第２出力端
子に交差接続して補正電流を第２出力端子に流
す。この補正電流は＋VoをトランジスタQ7のイ
ンピーダンスに印加して得ている。同時に、トラ
ンジスタQ4は電流源IB2でバイアスされたエミツ
タフオロワである。トランジスタQ4は第２出力
端子の出力電圧−Voを検知して出力端子からア
イソレートしてトランジスタQ8のコレクタに印
加する。トランジスタQ8はトランジスタQ2と特
性が揃つており、トランジスタQ8の寄出出力イ
ンピーダンスはトランジスタQ1，Q2のインピー
ダンスと比例する。この実施例では各トランジス
タにマツチングしたものを選定することにより、
これらインピーダンスを等しくすることができ
る。トランジスタQ8のベースは電圧−Vcsでベー
スバイアスされ、エミツタには容量Ccb及びCcs
が必要とする十分なレベルの電流源IB4を接続す
る。トランジスタQ6のコレクタは第１出力端子
に交差接続して、トランジスタQ8のインピーダ
ンス両端に−Voを印加して得た補正電流をこの
第１出力端子に供給する。
は出力端子＋Vo及び−Voの容量の影響を中和す
る。トランジスタQ3はエミツタフオロワであり
第１出力端子の信号電圧＋Voを検知し、アイソ
レートして出力信号＋Voを再生する（但し直流
レベルは僅かに下がる）。トランジスタQ3はエミ
ツタフオロワであるので、＋Voはアイソレートさ
れた電圧に殆んど影響を与えることはない。トラ
ンジスタQ3は定常電流IB1によりバイアスされる。
次に、アイソレートされた＋VoはQ5へ送られ、
＋VoをトランジスタQ7のコレクタに印加する。
トランジスタQ7の寄生出力インピーダンスはト
ランジスタQ1及びQ2のインピーダンスに比例す
る。本実施例では、トランジスタQ7をトランジ
スタQ1，Q2と特性の揃つたトランジスタとする
ことにより、これらインピーダンスは実質的に等
しい。トランジスタQ7は−Vcsでベースバイアス
し、エミツタには容量Ccb及びCcsの電流供給及
び吸収に必要な十分な大きさの電流源IB3を接続
する。トランジスタQ5のコレクタは第２出力端
子に交差接続して補正電流を第２出力端子に流
す。この補正電流は＋VoをトランジスタQ7のイ
ンピーダンスに印加して得ている。同時に、トラ
ンジスタQ4は電流源IB2でバイアスされたエミツ
タフオロワである。トランジスタQ4は第２出力
端子の出力電圧−Voを検知して出力端子からア
イソレートしてトランジスタQ8のコレクタに印
加する。トランジスタQ8はトランジスタQ2と特
性が揃つており、トランジスタQ8の寄出出力イ
ンピーダンスはトランジスタQ1，Q2のインピー
ダンスと比例する。この実施例では各トランジス
タにマツチングしたものを選定することにより、
これらインピーダンスを等しくすることができ
る。トランジスタQ8のベースは電圧−Vcsでベー
スバイアスされ、エミツタには容量Ccb及びCcs
が必要とする十分なレベルの電流源IB4を接続す
る。トランジスタQ6のコレクタは第１出力端子
に交差接続して、トランジスタQ8のインピーダ
ンス両端に−Voを印加して得た補正電流をこの
第１出力端子に供給する。
中和回路の動作を説明する。補正電流は各端子
で歪んだ電流と加算する。これら両電流は比例関
係にあるが逆極性である。この比例定数は１とな
し得る。例えば、差動信号が増幅器１０に印加さ
れると、＋Voは上昇（又は降下）し、これに応じ
て−Voは降下（又は上昇）する。＋Voが第１出
力端子で上昇すると、これはそのトランジスタ
Q1の容量Ccb及びCcsを充電しなければならない
ので、＋Voの上昇に影響される歪電流を生じる。
これに応じて第２出力端子の出力電圧−Voは降
下し、容量Ccb及びCcsは放電して−Voの降下に
よる歪電流を生じる。これら歪電流は相互に比例
するが逆極性となる。これに応じて補正電流が生
じる。＋Voが上昇すると、それはトランジスタ
Q7の中和インピーダンス両端に印加され、−Vo
に影響する歪電流に比例する補正電流を生じる。
補正電流はトランジスタQ5のコレクタを介して
第２出力端子に送られる。この場合、補正電流は
第２端子から、容量Ccb及びCcsにより加算され
た電流にマツチングした量を引き出す。他方、−
Voが降下すると、これはトランジスタQ8の中和
インピーダンスに印加され第１端子の補正電流を
生じる。この場合、トランジスタQ6のコレクタ
に引出される電流は−Voが減少するので減少し、
実質的に第１出力端子に容量Ccb及びCcsの充電
による歪電流に比例した電流を第１出力端子に押
し込む。
で歪んだ電流と加算する。これら両電流は比例関
係にあるが逆極性である。この比例定数は１とな
し得る。例えば、差動信号が増幅器１０に印加さ
れると、＋Voは上昇（又は降下）し、これに応じ
て−Voは降下（又は上昇）する。＋Voが第１出
力端子で上昇すると、これはそのトランジスタ
Q1の容量Ccb及びCcsを充電しなければならない
ので、＋Voの上昇に影響される歪電流を生じる。
これに応じて第２出力端子の出力電圧−Voは降
下し、容量Ccb及びCcsは放電して−Voの降下に
よる歪電流を生じる。これら歪電流は相互に比例
するが逆極性となる。これに応じて補正電流が生
じる。＋Voが上昇すると、それはトランジスタ
Q7の中和インピーダンス両端に印加され、−Vo
に影響する歪電流に比例する補正電流を生じる。
補正電流はトランジスタQ5のコレクタを介して
第２出力端子に送られる。この場合、補正電流は
第２端子から、容量Ccb及びCcsにより加算され
た電流にマツチングした量を引き出す。他方、−
Voが降下すると、これはトランジスタQ8の中和
インピーダンスに印加され第１端子の補正電流を
生じる。この場合、トランジスタQ6のコレクタ
に引出される電流は−Voが減少するので減少し、
実質的に第１出力端子に容量Ccb及びCcsの充電
による歪電流に比例した電流を第１出力端子に押
し込む。
中和回路を出力端子に結合することにより、増
幅器１０は直流バイアス部分を変化するが、この
変化は入力信号成分に影響することはない。トラ
ンジスタQ5のベースの＋Voの直流バイアス電圧
部分は第２出力端子の−Voの直流バイアス部分
よりダイオード電圧降下分だけ下げ、トランジス
タQ5が正常にバイアスされることを保証する。
同様に、トランジスタQ6のベースにおける直流
バイアス部分は第１端子の＋Voの直流バイアス
部分より下げてトランジスタQ6が正常に動作す
るよう保証する。
幅器１０は直流バイアス部分を変化するが、この
変化は入力信号成分に影響することはない。トラ
ンジスタQ5のベースの＋Voの直流バイアス電圧
部分は第２出力端子の−Voの直流バイアス部分
よりダイオード電圧降下分だけ下げ、トランジス
タQ5が正常にバイアスされることを保証する。
同様に、トランジスタQ6のベースにおける直流
バイアス部分は第１端子の＋Voの直流バイアス
部分より下げてトランジスタQ6が正常に動作す
るよう保証する。
勿論中和回路１２は差動増幅器のバイポーラト
ランジスタの寄生インピーダンスにマツチングし
たものに限定すべきではない。この回路はダーリ
ントン対、FET、受動素子、その他配線等によ
り生じる寄生インピーダンスのマツチングにも同
様に使用可能であることが理解されよう。
ランジスタの寄生インピーダンスにマツチングし
たものに限定すべきではない。この回路はダーリ
ントン対、FET、受動素子、その他配線等によ
り生じる寄生インピーダンスのマツチングにも同
様に使用可能であることが理解されよう。
本発明によれば、コレクタ・ベース間容量Ccb
及びコレクタ基板間容量CCS等の寄生インピーダ
ンスにより、差動増幅器の出力信号に生じる歪み
に比例した２つの補正電流をバツフア回路及びト
ランジスタQ5〜Q8で生成し、これらの補正電流
を出力端子に供給することにより、寄生インピー
ダンスを確実に中和することができる。よつて、
大面積の半導体デバイスを用いる増幅器であつて
もそのCcb，CCS等の寄生インピーダンスによる
歪、例えば周波数帯域低下等を生じることなく優
れた特性の増幅器が得られる。特に回路構成は簡
単であるので、IC化した大電流用広帯域差動増
幅器に用いて有効である。
及びコレクタ基板間容量CCS等の寄生インピーダ
ンスにより、差動増幅器の出力信号に生じる歪み
に比例した２つの補正電流をバツフア回路及びト
ランジスタQ5〜Q8で生成し、これらの補正電流
を出力端子に供給することにより、寄生インピー
ダンスを確実に中和することができる。よつて、
大面積の半導体デバイスを用いる増幅器であつて
もそのCcb，CCS等の寄生インピーダンスによる
歪、例えば周波数帯域低下等を生じることなく優
れた特性の増幅器が得られる。特に回路構成は簡
単であるので、IC化した大電流用広帯域差動増
幅器に用いて有効である。
第１図は本発明による寄生インピーダンス中和
回路の好適一実施例の回路図である。 図中において、Q1及びQ2は第１及び第２トラ
ンジスタ、Q3及びQ4は第１及び第２バツフア回
路、Q8及びQ7は第３及び第４トランジスタ、Q5
及びQ6は第５及び第６トランジスタである。
回路の好適一実施例の回路図である。 図中において、Q1及びQ2は第１及び第２トラ
ンジスタ、Q3及びQ4は第１及び第２バツフア回
路、Q8及びQ7は第３及び第４トランジスタ、Q5
及びQ6は第５及び第６トランジスタである。
Claims (1)
- 【特許請求の範囲】 １ 差動電流が流れ、特性が略等しい第１及び第
２トランジスタのコレクタ電圧を夫々検出する第
１及び第２バツフア回路と、 上記第１及び第２トランジスタと特性が略等し
く、一定電流が流れる第３及び第４トランジスタ
と、 ベースが上記第１及び第２バツフア回路の出力
端に夫々接続され、エミツタが夫々上記第４及び
第３トランジスタのコレクタに接続され、コレク
タが夫々第２及び第１トランジスタのコレクタに
接続された第５及び第６トランジスタとを具え、 上記第１及び第２トランジスタのコレクタの寄
生インピーダンスを中和することを特徴とする寄
生インピーダンス中和回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US917867 | 1978-06-22 | ||
| US06/917,867 US4692712A (en) | 1986-10-14 | 1986-10-14 | Differential impedance neutralization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185206A JPS63185206A (ja) | 1988-07-30 |
| JPH0320924B2 true JPH0320924B2 (ja) | 1991-03-20 |
Family
ID=25439440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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