JPS58155752A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58155752A JPS58155752A JP57038026A JP3802682A JPS58155752A JP S58155752 A JPS58155752 A JP S58155752A JP 57038026 A JP57038026 A JP 57038026A JP 3802682 A JP3802682 A JP 3802682A JP S58155752 A JPS58155752 A JP S58155752A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、咎にスタティックランタムア
クセスメモリ(以下、5−RAMと称する。)K@する
ものである。
クセスメモリ(以下、5−RAMと称する。)K@する
ものである。
5−RAMの微細パターン化が進行するに伴なって、素
子面積が減少し、メモリセルのノードに蓄えられる電荷
量が減少するため、パッケージから放射されるα線によ
るソフトエラー(蓄積電荷の中和、消滅に起因する誤動
作)が生じ易くなっている。即ち、記憶保持用のMIS
FET(MetalInsulator Sem1c
onductor Field EffectTr
ansistor )と負荷抵抗とトランスミツシ■ン
グートとの接続点としてのドレイン領域に電荷を蓄積し
て情報を保持する際、微細パターン化によってドレイン
領域自体(換1すれば蓄積容量)が小さくなるから、そ
れだけ入射したαlIニより発生したキャリアが大きな
影替を与えるようになる。
子面積が減少し、メモリセルのノードに蓄えられる電荷
量が減少するため、パッケージから放射されるα線によ
るソフトエラー(蓄積電荷の中和、消滅に起因する誤動
作)が生じ易くなっている。即ち、記憶保持用のMIS
FET(MetalInsulator Sem1c
onductor Field EffectTr
ansistor )と負荷抵抗とトランスミツシ■ン
グートとの接続点としてのドレイン領域に電荷を蓄積し
て情報を保持する際、微細パターン化によってドレイン
領域自体(換1すれば蓄積容量)が小さくなるから、そ
れだけ入射したαlIニより発生したキャリアが大きな
影替を与えるようになる。
本発明はこうした状況を打開すべ(なされたものであっ
て、電荷を蓄積するための不純物拡散領域と記憶保持用
トランジスタのゲートとの間に容量を付加し、これによ
って蓄積容量を増やし、セル面積を増大させずにα線等
によるソフトエラーKmいセル構造を形成している。
て、電荷を蓄積するための不純物拡散領域と記憶保持用
トランジスタのゲートとの間に容量を付加し、これによ
って蓄積容量を増やし、セル面積を増大させずにα線等
によるソフトエラーKmいセル構造を形成している。
以下、本発明の実施例を図面について詳細に説明する。
第1図には5−RAMのメモリセルが等倹約に示されて
いる。このセルにおいて、QI及びQ!はV憶保持用の
MISFET%R1及びR7は各負荷抵抗、Q、及びQ
4はワード1IilW及びデータ、1ilD、Dに夫々
接続されたトランスミッシ曹ンゲート用のMISFET
である。本sJ!施例では、この回路において情報を蓄
積TるノードA、 Bを一端とし、もう一端を固定電
位(この場合はGNDレベル)に接続した容量Llp
C1を挿入する。
いる。このセルにおいて、QI及びQ!はV憶保持用の
MISFET%R1及びR7は各負荷抵抗、Q、及びQ
4はワード1IilW及びデータ、1ilD、Dに夫々
接続されたトランスミッシ曹ンゲート用のMISFET
である。本sJ!施例では、この回路において情報を蓄
積TるノードA、 Bを一端とし、もう一端を固定電
位(この場合はGNDレベル)に接続した容量Llp
C1を挿入する。
第2図及び第3図には、上記メモリセルの配憶保持用F
ETQ、又はQ2について本発明と関連する部分が王と
して示されている。これによれば、トランジスタQ1又
はQ、のソース又はドレイン愉域としてのN+淑不純物
拡散領域1−2間に伸びる1M1fJポリS1のゲート
電極3上にCVD(化学的気相成長法)によってS i
O,膜4が形成され、このSjU、1II4を挾んでそ
の上に2層目ポリSi膜5が選択的に設けられている。
ETQ、又はQ2について本発明と関連する部分が王と
して示されている。これによれば、トランジスタQ1又
はQ、のソース又はドレイン愉域としてのN+淑不純物
拡散領域1−2間に伸びる1M1fJポリS1のゲート
電極3上にCVD(化学的気相成長法)によってS i
O,膜4が形成され、このSjU、1II4を挾んでそ
の上に2層目ポリSi膜5が選択的に設けられている。
このポリSi膜5はゲート電極3の真上位置において同
ゲート電極3を榎いかくす如くに設けられている。そし
てボ1Jsi膜5の一部はSin、膜4の貫通孔を通し
て、GNDレベルに接続されている。この例ではGND
レベルであるが、固定電位ならGNDレベルでなくとも
よい。なお、図中の6はP型シリコン基板、7はフィー
ルドSin、膜、8は層間絶縁膜(リンガラス膜)であ
る。
ゲート電極3を榎いかくす如くに設けられている。そし
てボ1Jsi膜5の一部はSin、膜4の貫通孔を通し
て、GNDレベルに接続されている。この例ではGND
レベルであるが、固定電位ならGNDレベルでなくとも
よい。なお、図中の6はP型シリコン基板、7はフィー
ルドSin、膜、8は層間絶縁膜(リンガラス膜)であ
る。
このようなセル構造においては、FETQl又はQ、の
ノードには、ゲート電極3との間にSIO!膜4をn1
1体とする容量C,,C,が挿入されたことKなる。従
って、2層目ポリSij[5を通じてGND電圧又は電
源電圧vccを供給すれば、両ポリSi膜3及び50オ
ーバーラツプした餉域が実効容量C1# C1として
、蓄積されるべき電荷の一部を蓄積する作用をなす。こ
の結果、ノードのN+製型領域一基板6間の接合容量に
よる蓄積量に加えて上記CI + ’c、による蓄積量
が付加されるために、全体としての1トランジスタ当り
の蓄積量が増大する。この蓄積電荷量の増大により、既
述した如きα線の入射による蓄積電荷の消減量の影響が
大幅に減少し、ソフトエラーに対して強いセル構造とな
る〇 また、容量CI、C,はゲート電極3の真上位置に2層
目ボ1Jsi5を1ねることKよって形成されるために
、セルの素子面積自体(ひいてはチップ面積)は何ら増
えることはなく、高集積化の要求に伴なってセルが微細
パターン化しても、小セルサイズの11蓄積容量を増や
てことができるという利点が得られる。
ノードには、ゲート電極3との間にSIO!膜4をn1
1体とする容量C,,C,が挿入されたことKなる。従
って、2層目ポリSij[5を通じてGND電圧又は電
源電圧vccを供給すれば、両ポリSi膜3及び50オ
ーバーラツプした餉域が実効容量C1# C1として
、蓄積されるべき電荷の一部を蓄積する作用をなす。こ
の結果、ノードのN+製型領域一基板6間の接合容量に
よる蓄積量に加えて上記CI + ’c、による蓄積量
が付加されるために、全体としての1トランジスタ当り
の蓄積量が増大する。この蓄積電荷量の増大により、既
述した如きα線の入射による蓄積電荷の消減量の影響が
大幅に減少し、ソフトエラーに対して強いセル構造とな
る〇 また、容量CI、C,はゲート電極3の真上位置に2層
目ボ1Jsi5を1ねることKよって形成されるために
、セルの素子面積自体(ひいてはチップ面積)は何ら増
えることはなく、高集積化の要求に伴なってセルが微細
パターン化しても、小セルサイズの11蓄積容量を増や
てことができるという利点が得られる。
第4図は別の例を示すものであって、ポリsiゲート3
0表1fIに成長させた熱酸化j[(SiO,膜)14
を上配谷雪C1,c1の誘電体層として用いている。
0表1fIに成長させた熱酸化j[(SiO,膜)14
を上配谷雪C1,c1の誘電体層として用いている。
この場合は、リンガラスm8の貫通孔を弁して5iLJ
R農14とN+ m領域lとの関にアルミニウム10を
選択的に付着させ、このアルミニウム配置1Yアースレ
ベルに電位を固定している。従って、第3図の場合と同
様に、ノードに蓄積容量を付加することができるから、
α層強度が大きく、信頼性の^いセルとなる。
R農14とN+ m領域lとの関にアルミニウム10を
選択的に付着させ、このアルミニウム配置1Yアースレ
ベルに電位を固定している。従って、第3図の場合と同
様に、ノードに蓄積容量を付加することができるから、
α層強度が大きく、信頼性の^いセルとなる。
以上、本発明を例下したが、上述の例は本発明の技術的
思想に基いて更に変形が可能アある。例えば、上述のゲ
ート電′會3に対するポリSi膜5のパターンは種々変
更でき、両者を交差する如([ヒイアウトしてもよい6
また、各部の材質やその形成方法も変爽してよく、更に
セルの構成菓子も上述したものに@定されることはない
。筐た2層目ポリシリコンの電位は固定レベルであれば
光分であり、GNDレベルに限らない。但し、GNDレ
ベル以外の場合はトランジスタ、ソースと2層目ポリシ
リコンとを貫通孔を通して直接接続することは必要ない
。
思想に基いて更に変形が可能アある。例えば、上述のゲ
ート電′會3に対するポリSi膜5のパターンは種々変
更でき、両者を交差する如([ヒイアウトしてもよい6
また、各部の材質やその形成方法も変爽してよく、更に
セルの構成菓子も上述したものに@定されることはない
。筐た2層目ポリシリコンの電位は固定レベルであれば
光分であり、GNDレベルに限らない。但し、GNDレ
ベル以外の場合はトランジスタ、ソースと2層目ポリシ
リコンとを貫通孔を通して直接接続することは必要ない
。
図面は本発明の実施例を示すものであって、第1図は5
−RAMのメモリセルの等価回路図、第2図は同セルの
配憶保持用トランジスタの平面図、第3図は第2図のX
−X@断面図、第4図は別の例によるトランジスタの第
3図と同様の断面図である。 l・・・ソース(N+型不純物拡散領域)、2・・・ド
レイン(N+型不純物拡散領域)、3・・・ゲート電極
、4,14・・・Sin、膜、5・・・ポリSi膜、1
0・・・アルミニウム配線。 代理人 升珊士 薄 1)利 禽”、”’−’tす゛
。
−RAMのメモリセルの等価回路図、第2図は同セルの
配憶保持用トランジスタの平面図、第3図は第2図のX
−X@断面図、第4図は別の例によるトランジスタの第
3図と同様の断面図である。 l・・・ソース(N+型不純物拡散領域)、2・・・ド
レイン(N+型不純物拡散領域)、3・・・ゲート電極
、4,14・・・Sin、膜、5・・・ポリSi膜、1
0・・・アルミニウム配線。 代理人 升珊士 薄 1)利 禽”、”’−’tす゛
。
Claims (1)
- 1、MISFETからなる記憶保持用のトランジスタの
不純物拡散領域に電荷を蓄積するようKなされた半導体
記憶装置において、前記ゲート電極上に設けられた絶縁
膜を誘電体とする容量が餉記不純物拡散領域と前Vゲー
ト電極との間に接続されていることを4111とする半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57038026A JPS58155752A (ja) | 1982-03-12 | 1982-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57038026A JPS58155752A (ja) | 1982-03-12 | 1982-03-12 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58155752A true JPS58155752A (ja) | 1983-09-16 |
Family
ID=12514046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57038026A Pending JPS58155752A (ja) | 1982-03-12 | 1982-03-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58155752A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
JPH02232896A (ja) * | 1989-03-06 | 1990-09-14 | Agency Of Ind Science & Technol | ガリウム砒素半導体記憶装置 |
EP0536972A2 (en) * | 1991-10-07 | 1993-04-14 | Maxim Integrated Products, Inc. | An integrated circuit device having improved substrate capacitance isolation |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
-
1982
- 1982-03-12 JP JP57038026A patent/JPS58155752A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
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JPH0459717B2 (ja) * | 1989-03-06 | 1992-09-24 | Kogyo Gijutsuin | |
EP0536972A2 (en) * | 1991-10-07 | 1993-04-14 | Maxim Integrated Products, Inc. | An integrated circuit device having improved substrate capacitance isolation |
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