JP2002076143A - 半導体装置 - Google Patents

半導体装置

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JP2002076143A
JP2002076143A JP2000263961A JP2000263961A JP2002076143A JP 2002076143 A JP2002076143 A JP 2002076143A JP 2000263961 A JP2000263961 A JP 2000263961A JP 2000263961 A JP2000263961 A JP 2000263961A JP 2002076143 A JP2002076143 A JP 2002076143A
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Takahisa Sakaemori
貴尚 栄森
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 本発明はスタティック記憶装置を含む半導体
装置に関し、放射線の影響による発生電荷に関わらずソ
フトエラーの発生を有効する防止することを目的とす
る。 【解決手段】 ＮＭＯＳ１０１とＰＭＯＳ１０２を含む
第１インバータ２０を備える。ＮＭＯＳ１０３とＰＭＯ
Ｓ１０４とを含む第２インバータ２２を備える。第１イ
ンバータ２０のゲート電極１２０ｂと、第２インバータ
２２のソースドレイン拡散層とを導通させる局部配線１
５１を備える。第２インバータ２２のゲート電極１２０
ｃと、第１インバータ２０のソースドレイン拡散層１１
０ｂ，１１０ｃとを導通させる局部配線１５２を備え
る。２つの局部配線１５１，１５２は大きな幅で向かい
合う対向部分を有する。また、それらの対向部分の間に
は誘電膜が介在する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、スタティック記憶装置を含む半導体装置に関
する。
【０００２】
【従来の技術】記憶装置に代表される半導体装置におい
ては、パッケージなどに含まれる放射性元素から飛来す
る放射線にさらされることにより記憶内容が書き換えら
れる現象、すなわち、いわゆるソフトエラー現象が起き
ることがある。具体的には、ＤＲＡＭ（Dynamic Random
Access Memory）においては、キャパシタに蓄積された
電荷が、α線により発生した電荷で中和されることによ
り消失してしまうことが知られている。また、２つのイ
ンバータの組み合わせによってデータを記憶するＳＲＡ
Ｍ（Static Random Access Memory）についても、放射
線に起因する発生電荷の影響で記憶内容が反転するソフ
トエラー現象が認められている。特に、近年では、デー
タを記憶するための蓄積電荷量が、半導体装置の微細化
に伴って少なくなっており、その結果、データの反転が
起こりやすくなっている。
【０００３】以下、図１５乃至図１９を参照して、従来
のＳＲＡＭの代表的な構造と、そのＳＲＡＭにおいてソ
フトエラー現象が発生する原理とを、より詳しく説明す
る。図１５は、従来のＣＭＯＳ（Complementary Metal
Oxide Semiconductor）型ＳＲＡＭが有するメモリセル
の等価回路を示す。図１５に示すように、従来のＳＲＡ
Ｍは、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）１０１とＰ
型ＭＯＳトランジスタ（ＰＭＯＳ）１０２とからなるＣ
ＭＯＳ型のインバータ（以下、「第１インバータ２０」
と称す）、およびＮＭＯＳ１０３とＰＭＯＳ１０４とか
らなるＣＭＯＳ型のインバータ（以下、「第２インバー
タ２２」と称す）を備えている。
【０００４】第１インバータ２０の出力端子２４、すな
わち、ＮＭＯＳ１０１とＰＭＯＳ１０２の共通端子に
は、Ｉ／Ｏトランジスタとして機能するＮＭＯＳ１０５
が接続されている。更に、その出力端子２４には、局所
配線１５２を介して第２インバータ２２の入力端子２
６、すなわち、ＮＭＯＳ１０３のゲート端子およびＰＭ
ＯＳ１０４のゲート端子が接続されている。
【０００５】同様に、第２インバータの出力端子２８、
すなわち、ＮＭＯＳ１０３とＰＭＯＳ１０４の共通端子
には、Ｉ／Ｏトランジスタとして機能するＮＭＯＳ１０
６が接続されている。更に、その出力端子２８には、局
所配線１５１を介して第１インバータ２０の入力端子３
０、すなわち、ＮＭＯＳ１０１のゲート端子およびＰＭ
ＯＳ１０２のゲート端子が接続されている。
【０００６】第１インバータ２０および第２インバータ
２２には、それぞれ、ＰＭＯＳ１０２，１０４側に電源
電位Vddが、また、ＮＭＯＳ１０１，１０３側に接地電
位Vssが供給されている。また、Ｉ／Ｏトランジスタと
して機能するＮＭＯＳ１０５，１０６のゲート端子に
は、共に選択信号線３２が接続されている。
【０００７】図１６は、図１５に示す回路構成を有する
ＳＲＡＭの物理的構造を平面視で表した図である。ま
た、図１７は、従来のＳＲＡＭを図１６に示すA-A'直線
に沿って切断した場合に得られる断面図である。更に、
図１８は、従来のＳＲＡＭを図１６に示すB-B'直線に沿
って切断した場合に得られる断面図である。
【０００８】図１７に示すように、従来のＳＲＡＭはシ
リコン基板２０１を備えている。シリコン基板２０１に
は、ＰＭＯＳを形成すべき部位にＮウェル２１０が、ま
た、ＮＭＯＳを形成すべき部位にＰウェル２１１が形成
されている。更に、ＮＭＯＳ２０１およびＰウェル２１
１の表面は、分離酸化膜２０２によって個々の活性領域
１１０に区分されている。
【０００９】図１６に示すように、Ｐウェル２１１の表
面には、複数の活性領域１１０が形成されている。ま
た、それらの活性領域１１０には、複数の拡散層が形成
されている。例えば、符号１１０ａを付して表す領域は
ＮＭＯＳ１０５のソースドレイン領域となる拡散層であ
る。また、符号１１０ｂを付して表す領域は、ＮＭＯＳ
１０５のソースドレイン領域とＮＭＯＳ１０１のソース
ドレイン領域とを兼ねる拡散層である。更に、符号１１
０ｃを付して表す領域１１０ｃは、ＮＭＯＳ１０１の他
方のソースドレイン領域となる拡散層である。
【００１０】Ｎウェル２１０の表面にも、複数の活性領
域１１０、および拡散層が形成されている。例えば、符
号１１０ｄを付して表す領域はＰＭＯＳ１０２の一方の
ソースドレイン領域となる拡散層である。また、符号１
１０ｅを付して表す領域は、ＰＭＯＳ１０２の他方のソ
ースドレイン領域となる拡散層である。
【００１１】シリコン基板２１０の上には、また、複数
のゲート電極１２０ａ，１２０ｂ，１２０ｃが形成され
ている。ゲート電極１２０ａは、ＮＭＯＳ１０５および
ＮＭＯＳ１０６のゲート電極として、ゲート電極１２０
ｂは、第１インバータ２０を構成するＮＭＯＳ１０１お
よびＰＭＯＳ１０２のゲート電極として、更に、ゲート
電極１２０ｃは、第２インバータ２２を構成するＮＭＯ
Ｓ１０３およびＰＭＯＳ１０４のゲート電極としてそれ
ぞれ機能する。
【００１２】Ｐウェル２１１上には活性領域１１０また
はゲート電極１２０ａ，１２０ｂ，１２０ｃと導通する
複数のコンタクト１３１〜１３６，１４１〜１４６が形
成されている。これらのコンタクトのうち、例えば、符
号１３５および１４５を付して表すコンタクトには接地
電位Vssが供給され、また、符号１３６または１４６を
付して表すコンタクトには電源電位Vddが供給される
（図１５参照）。
【００１３】更に、ＮＭＯＳ１０１，１０５の拡散層１
１０ｂと導通するコンタクト１３１、およびＰＭＯＳ１
０２の拡散層１１０ｄと導通するコンタクト１３２は、
局所配線１５２を介して、第２インバータ２２のゲート
端子に通じるコンタクト１４３と導通している。同様
に、ＮＭＯＳ１０３，１０６の拡散層と導通するコンタ
クト１４１、およびＰＭＯＳ１０４の拡散層と導通する
コンタクト１４２は、局所配線１５１を介して、第１イ
ンバータ２０のゲート端子に通じるコンタクト１３３と
導通している。局所配線１５１および１５２は、相互の
干渉を避けるため、図１８に示すように立体的に形成さ
れている。
【００１４】図１６に示す構成を有するＳＲＡＭにおい
て、第１インバータ２０の出力は、コンタクト１３１と
導通する活性領域１１０ｂの状態、およびコンタクト１
３２と導通する活性領域１１０ｄの状態により決定され
る。また、第２インバータ２２の出力は、コンタクト１
４１と導通する活性領域の状態、およびコンタクト１４
２と導通する活性領域の状態により決定される。つま
り、コンタクト１３１，１３２，１４１，１４２、およ
びそれらと導通する拡散層は、ＳＲＡＭの記憶ノードに
相当している。
【００１５】
【発明が解決しようとする課題】上述したＳＲＡＭの記
憶ノードの状態は、通常は安定している。しかし、図１
９に示すように、半導体基板の外部からα線などの放射
線が飛来すると、その影響で電荷が発生することがあ
る。その結果、Vddレベルが記憶されていた記憶ノード
に電子が収集され、記憶ノードの状態がVddレベルからV
ssレベルに反転することがある。従来のＳＲＡＭにおい
ては、このような原理でソフトエラーが発生する。
【００１６】本発明は、上記のような課題を解決するた
めになされたもので、記憶ノードの蓄積容量を増加させ
ることにより、放射線の影響による発生電荷に関わらず
ソフトエラーの発生を有効する防止することのできる半
導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
スタティック記憶装置を含む半導体装置であって、少な
くとも１つのトランジスタを含む第１インバータと、少
なくとも１つのトランジスタを含む第２インバータと、
前記第１インバータに含まれるトランジスタのゲート電
極と、前記第２インバータに含まれるトランジスタのソ
ースドレイン拡散層とを導通させる第１局部配線と、前
記第２インバータに含まれるトランジスタのゲート電極
と、前記第１インバータに含まれるトランジスタのソー
スドレイン拡散層とを導通させる第２局部配線と、を備
え、前記第１局部配線と、前記第２局部配線とは、前記
トランジスタの活性領域に比して太い幅で向かい合う対
向部分を有し、更に、それらの対向部分の間に介在する
誘電膜を備えることを特徴とするものである。
【００１８】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記第１局部配線と前記第２局部配
線の対向部分は、前記トランジスタのゲート電極の２倍
以上の幅を有することを特徴とするものである。
【００１９】請求項３記載の発明は、請求項１または２
記載の半導体装置であって、前記第１局部配線と前記第
２局部配線とは、前記第１インバータに含まれるトラン
ジスタに通じるゲートコンタクトと、前記第２インバー
タに含まれるトランジスタに通じるゲートコンタクトと
の間に前記対向部分の少なくとも一部を備えることを特
徴とするものである。
【００２０】請求項４記載の発明は、請求項１乃至３の
何れか１項記載の半導体装置であって、前記第１局部配
線および前記第２局部配線のうち、面積の小さい方の配
線は、その５０％以上が前記対向部分であることを特徴
とするものである。
【００２１】請求項５記載の発明は、請求項１乃至４の
何れか１項記載の半導体装置であって、前記第１局部配
線は、立体的な配置において、前記第１インバータに含
まれるトランジスタのゲート電極と、前記第２インバー
タに含まれるトランジスタのゲート電極の双方と重なる
ことを特徴とするものである。
【００２２】請求項６記載の発明は、請求項１乃至４の
何れか１項記載の半導体装置であって、前記第２局部配
線は、立体的な配置において、前記第１インバータに含
まれるトランジスタのゲート電極と、前記第２インバー
タに含まれるトランジスタのゲート電極の双方と重なる
ことを特徴とするものである。
【００２３】請求項７記載の発明は、請求項１乃至６の
何れか１項記載の半導体装置であって、前記第１局部配
線および前記第２局部配線は、立体的な配置において、
互いに上下に配置され、それらの局部配線のうち上側に
配置されるものは、他方の局部配線と導通する全てのコ
ンタクトと、立体的な配置において重なることを特徴と
するものである。
【００２４】請求項８記載の発明は、スタティック記憶
装置を含む半導体装置であって、少なくとも１つのトラ
ンジスタを含む第１インバータと、少なくとも１つのト
ランジスタを含む第２インバータと、前記第１インバー
タに含まれるトランジスタのゲート電極と、前記第２イ
ンバータに含まれるトランジスタのソースドレイン拡散
層とを導通させる第１局部配線と、前記第２インバータ
に含まれるトランジスタのゲート電極と、前記第１イン
バータに含まれるトランジスタのソースドレイン拡散層
とを導通させる第２局部配線と、を備え、前記第１局部
配線と、前記第２局部配線とは、互いに向かい合う対向
部分を有し、更に、それらの対向部分の間に介在するSi
N膜を含む誘電膜を備えることを特徴とするものであ
る。
【００２５】請求項９記載の発明は、スタティック記憶
装置を含む半導体装置であって、少なくとも１つのトラ
ンジスタを含む第１インバータと、少なくとも１つのト
ランジスタを含む第２インバータと、前記第１インバー
タに含まれるトランジスタのゲート電極と、前記第２イ
ンバータに含まれるトランジスタのソースドレイン拡散
層とを導通させる第１局部配線と、前記第２インバータ
に含まれるトランジスタのゲート電極と、前記第１イン
バータに含まれるトランジスタのソースドレイン拡散層
とを導通させる第２局部配線と、を備え、前記第１局部
配線と、前記第２局部配線とは、互いに向かい合う対向
部分を有し、更に、それらの対向部分の間に介在するON
膜を含む誘電膜を備えることを特徴とするものである。
【００２６】請求項１０記載の発明は、スタティック記
憶装置を含む半導体装置であって、少なくとも１つのト
ランジスタを含む第１インバータと、少なくとも１つの
トランジスタを含む第２インバータと、前記第１インバ
ータに含まれるトランジスタのゲート電極と、前記第２
インバータに含まれるトランジスタのソースドレイン拡
散層とを導通させる第１局部配線と、前記第２インバー
タに含まれるトランジスタのゲート電極と、前記第１イ
ンバータに含まれるトランジスタのソースドレイン拡散
層とを導通させる第２局部配線と、を備え、前記第１局
部配線と、前記第２局部配線とは、互いに向かい合う対
向部分を有し、更に、それらの対向部分の間に介在する
高誘電率膜を備えることを特徴とするものである。
【００２７】請求項１１記載の発明は、スタティック記
憶装置を含む半導体装置であって、少なくとも１つのト
ランジスタを含む第１インバータと、少なくとも１つの
トランジスタを含む第２インバータと、前記第１インバ
ータに含まれるトランジスタのゲート電極と、前記第２
インバータに含まれるトランジスタのソースドレイン拡
散層とを導通させる第１局部配線と、前記第２インバー
タに含まれるトランジスタのゲート電極と、前記第１イ
ンバータに含まれるトランジスタのソースドレイン拡散
層とを導通させる第２局部配線と、を備え、前記第１局
部配線と、前記第２局部配線とは、互いに向かい合う対
向部分を有し、かつ、メタル材料で構成されており、更
に、それらの対向部分の間に介在するＢＳＴ膜を備える
ことを特徴とするものである。
【００２８】請求項１２記載の発明は、スタティック記
憶装置を含む半導体装置であって、少なくとも１つのト
ランジスタを含む第１インバータと、少なくとも１つの
トランジスタを含む第２インバータと、前記第１インバ
ータに含まれるトランジスタのゲート電極と、前記第２
インバータに含まれるトランジスタのソースドレイン拡
散層とを導通させる第１局部配線と、前記第２インバー
タに含まれるトランジスタのゲート電極と、前記第１イ
ンバータに含まれるトランジスタのソースドレイン拡散
層とを導通させる第２局部配線と、を備え、前記第１局
部配線と、前記第２局部配線とは、互いに向かい合う対
向部分を有し、更に、前記第１局部配線の対向部分、お
よび前記第２局部配線の対向部分の一方は、粗面化され
た表面を有することを特徴とするものである。
【００２９】請求項１３記載の発明は、スタティック記
憶装置を含む半導体装置であって、少なくとも１つのト
ランジスタを含む第１インバータと、少なくとも１つの
トランジスタを含む第２インバータと、前記第１インバ
ータに含まれるトランジスタのゲート電極と、前記第２
インバータに含まれるトランジスタのソースドレイン拡
散層とを導通させる第１局部配線と、前記第２インバー
タに含まれるトランジスタのゲート電極と、前記第１イ
ンバータに含まれるトランジスタのソースドレイン拡散
層とを導通させる第２局部配線と、を備え、前記第１局
部配線と、前記第２局部配線とは、互いに向かい合う対
向部分を有し、更に、前記第１局部配線の対向部分、お
よび前記第２局部配線の対向部分の一方は、所定の高さ
を有する側壁電極を有することを特徴とするものであ
る。
【００３０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００３１】実施の形態１．図１は、本発明の実施の形
態１であるＣＭＯＳ型のＳＲＡＭが有するメモリセルの
等価回路を示す。本実施形態のＳＲＡＭは、図１に示す
ように、ＮＭＯＳ１０１とＰＭＯＳ１０２とからなるＣ
ＭＯＳ型の第１インバータ２０、およびＮＭＯＳ１０３
とＰＭＯＳ１０４とからなるＣＭＯＳ型の第２インバー
タ２２を備えている。
【００３２】第１インバータ２０の出力端子２４、すな
わち、ＮＭＯＳ１０１とＰＭＯＳ１０２の共通端子に
は、Ｉ／Ｏトランジスタとして機能するＮＭＯＳ１０５
が接続されている。更に、その出力端子２４には、局所
配線１５２を介して第２インバータ２２の入力端子２
６、すなわち、ＮＭＯＳ１０３のゲート端子およびＰＭ
ＯＳ１０４のゲート端子が接続されている。
【００３３】同様に、第２インバータの出力端子２８、
すなわち、ＮＭＯＳ１０３とＰＭＯＳ１０４の共通端子
には、Ｉ／Ｏトランジスタとして機能するＮＭＯＳ１０
６が接続されている。更に、その出力端子２８には、局
所配線１５１を介して第１インバータ２０の入力端子３
０、すなわち、ＮＭＯＳ１０１のゲート端子およびＰＭ
ＯＳ１０２のゲート端子が接続されている。
【００３４】本実施形態において、２つの局所配線１５
１および１５２の間には、所定の寄生容量、具体的に
は、３〜１３pF程度の容量を有するキャパシタ１５３が
形成されている。本実施形態のＳＲＡＭは、このキャパ
シタ１５３を備えている点に特徴を有している。尚、キ
ャパシタ１５３の効果については後に詳細に説明する。
【００３５】第１インバータ２０および第２インバータ
２２には、それぞれ、ＰＭＯＳ１０２，１０４側に電源
電位Vddが、また、ＮＭＯＳ１０１，１０３側に接地電
位Vssが供給されている。また、Ｉ／Ｏトランジスタと
して機能するＮＭＯＳ１０５，１０６のゲート端子に
は、共に選択信号線３２が接続されている。
【００３６】図２は、図１に示す回路構成を有する本実
施形態のＳＲＡＭの物理的構造を平面視で表した図であ
る。本実施形態のＳＲＡＭは、局所配線１５１および１
５２の形状を除き、従来のＳＲＡＭと同様の構成を有し
ている。従って、局所配線１５１，１５２を省略する
と、そのA-A'断面は、従来のＳＲＡＭの場合と同様に、
図１７に示すように表すことができる。
【００３７】すなわち、本実施形態のＳＲＡＭは、図１
７に示すように、シリコン基板２０１、Ｎウェル２１
０、およびＰウェル２１１を備えている。また、ＮＭＯ
Ｓ２０１およびＰウェル２１１の表面は、分離酸化膜２
０２によって個々の活性領域１１０に区分されている。
【００３８】図２に示すように、Ｐウェル２１１の表面
には、複数の活性領域１１０が形成されている。また、
それらの活性領域１１０には、複数の拡散層が形成され
ている。例えば、符号１１０ａを付して表す領域はＮＭ
ＯＳ１０５のソースドレイン領域となる拡散層である。
また、符号１１０ｂを付して表す領域は、ＮＭＯＳ１０
５のソースドレイン領域とＮＭＯＳ１０１のソースドレ
イン領域とを兼ねる拡散層である。更に、符号１１０ｃ
を付して表す領域１１０ｃは、ＮＭＯＳ１０１の他方の
ソースドレイン領域となる拡散層である。
【００３９】Ｎウェル２１０の表面にも、複数の活性領
域１１０、および拡散層が形成されている。例えば、符
号１１０ｄを付して表す領域はＰＭＯＳ１０２の一方の
ソースドレイン領域となる拡散層である。また、符号１
１０ｅを付して表す領域は、ＰＭＯＳ１０２の他方のソ
ースドレイン領域となる拡散層である。
【００４０】シリコン基板２１０の上には、また、複数
のゲート電極１２０ａ，１２０ｂ，１２０ｃが形成され
ている。ゲート電極１２０ａは、ＮＭＯＳ１０５および
ＮＭＯＳ１０６のゲート電極として、ゲート電極１２０
ｂは、第１インバータ２０を構成するＮＭＯＳ１０１お
よびＰＭＯＳ１０２のゲート電極として、更に、ゲート
電極１２０ｃは、第２インバータ２２を構成するＮＭＯ
Ｓ１０３およびＰＭＯＳ１０４のゲート電極としてそれ
ぞれ機能する。
【００４１】Ｐウェル２１１上には活性領域１１０また
はゲート電極１２０ａ，１２０ｂ，１２０ｃと導通する
複数のコンタクト１３１〜１３６，１４１〜１４６が形
成されている。これらのコンタクトのうち、例えば、符
号１３５および１４５を付して表すコンタクトには接地
電位Vssが供給され、また、符号１３６または１４６を
付して表すコンタクトには電源電位Vddが供給される
（図１参照）。
【００４２】更に、ＮＭＯＳ１０１，１０５の拡散層１
１０ｂと導通するコンタクト１３１、およびＰＭＯＳ１
０２の拡散層１１０ｄと導通するコンタクト１３２は、
局所配線１５２を介して、第２インバータ２２のゲート
端子に通じるコンタクト１４３と導通している。同様
に、ＮＭＯＳ１０３，１０６の拡散層と導通するコンタ
クト１４１、およびＰＭＯＳ１０４の拡散層と導通する
コンタクト１４２は、局所配線１５１を介して、第１イ
ンバータ２０のゲート端子に通じるコンタクト１３３と
導通している。
【００４３】図３は、本実施形態のＳＲＡＭを図１に示
すB-B'直線に沿って切断した場合に得られる断面図であ
る。図３に示すように、局所配線１５１および１５２
は、互いに立体的に配置されることにより相互干渉を避
けながら、互いに対向配置されている。また、それら２
つの局所配線１５１，１５２の間には、層間絶縁膜１６
１が介在している。局所配線１５１，１５２の対向部
分、およびそれらの間に介在する層間絶縁膜１６１は、
本実施形態において、上述した所定の寄生容量（３〜１
３pF）を発生するキャパシタ１５３を構成している。
【００４４】図２に示すように、局所配線１５１は、導
通すべきでないコンタクト（コンタクト１３１，１３
２，１４３，１４５など）と干渉しない範囲で十分に大
きく形成されている。また、局所配線１５２は、局所配
線１５１と対向する面積が十分に確保されるように形成
されている。このため、本実施形態において、キャパシ
タ１５３には大きな寄生抵抗が確保されている。
【００４５】局所配線１５１および１５２は、より具体
的には、それぞれ以下に示す条件を満たすように形成さ
れている。 局所配線１５１および１５２は、ＮＭＯＳ１０１，１
０３やＰＭＯＳ１０２，１０４の活性領域１１０に比し
て太い配線幅（好ましくは２倍以上の配線幅）を有す
る。 局所配線１５１および１５２は、ＳＲＡＭに含まれる
他の配線要素（ゲート電極１２０ａ〜１２０ｃなど）に
比して太い配線幅（例えば、ゲート電極の２倍以上、好
ましくはその３倍以上、更に好ましくは４倍以上の配線
幅）を有する。 局所配線１５１および１５２は、２つのゲートコンタ
クト１３３および１４３の間に、互いに対向する部分を
有する。 局部配線１５１および１５２は、局部配線１５１の大
部分（例えば５０％以上、好ましくは７０％以上、更に
好ましくは９０％以上の部分）が局部配線１５２と対向
するように形成される。 局部配線１５１は、立体的な配置において、第１イン
バータ２０のゲート電極１２０ｂ、および第２インバー
タ２２のゲート電極１２０ｃの双方と重なる用に形成さ
れる。 局部配線１５２は、立体的な配置において、第１イン
バータ２０のゲート電極１２０ｂ、および第２インバー
タ２２のゲート電極１２０ｃの双方と重なる用に形成さ
れる。 局部配線１５２は、立体的な配置において、局部配線
１５１と導通するコンタクト１３３，１４１，１４２と
重なるように形成される。
【００４６】本実施形態のＳＲＡＭにおいて、第１イン
バータ２０の出力は、コンタクト１３１と導通する活性
領域１１０ｂの状態、およびコンタクト１３２と導通す
る活性領域１１０ｄの状態により決定される。また、第
２インバータ２２の出力は、コンタクト１４１と導通す
る活性領域の状態、およびコンタクト１４２と導通する
活性領域の状態により決定される。つまり、コンタクト
１３１，１３２，１４１，１４２、およびそれらと導通
する拡散層は、ＳＲＡＭの記憶ノードに相当している。
【００４７】半導体基板の外部からα線などの放射線が
飛来した場合に、それらの記憶ノードの状態が反転する
と、いわゆるソフトエラーが発生する。この点、本実施
形態では、それらの記憶ノードに十分な寄生容量を有す
るキャパシタ１５３が接続されている。このため、本実
施形態は、放射線に起因して発生する電荷を、キャパシ
タ１５３で吸収することができ、その結果、個々の記憶
ノードの反転を防止することができる。従って、本実施
形態の構造によれば、ソフトエラーに対して優れた耐性
を示すＳＲＡＭ、換言すると、放射線などの外乱に対し
て安定した特性を示すＳＲＡＭを実現することができ
る。
【００４８】実施の形態２．次に、図４を参照して、本
発明の実施の形態２について説明する。図４は、本実施
形態のＳＲＡＭの主要部を表す断面図である。図４に示
すように、本実施形態のＳＲＡＭは、２つの局部配線１
５１および１５２の間に、キャパシタ１５３の誘電膜と
して、SiN膜１６３、および層間絶縁膜１６２，１６４
を有している。SiN膜１６３は、シリコン酸化膜に比し
て高い誘電率を示す。従って、本実施形態の構造によれ
ば、キャパシタ１５３に大きな寄生抵抗を付与すること
ができ、ソフトエラーに対する耐性を更に高めることが
できる。
【００４９】実施の形態３．次に、図５を参照して、本
発明の実施の形態３について説明する。図５は、本実施
形態のＳＲＡＭの主要部を表す断面図である。図５に示
すように、本実施形態のＳＲＡＭでは、２つの局部配線
１５１および１５２の間隔が、実施の形態１または２の
場合に比して狭められている。また、本実施形態におい
て、局部配線１５１，１５２の間には、ＤＲＡＭのキャ
パシタで通常用いられるON膜（SiN膜とSiO膜の混合膜）
１６５が形成されている。ON膜１６５は、シリコン酸化
膜に比して高い誘電率を示す。従って、本実施形態の構
造によれば、キャパシタ１５３に大きな寄生抵抗を付与
することができ、ソフトエラーに対して優れた耐性を示
すＳＲＡＭを実現することができる。
【００５０】実施の形態４．次に、図６を参照して、本
発明の実施の形態４について説明する。図６は、本実施
形態のＳＲＡＭの主要部を表す断面図である。図６に示
すように、本実施形態のＳＲＡＭでは、実施の形態３に
おけるON膜１６５に代えて、２つの局部配線１５１およ
び１５２の間に、ＤＲＡＭのキャパシタで通常用いられ
る高誘電膜、具体的には、Ta2O5膜１６６が形成されて
いる。Ta2O5膜１６６は、ON膜１６５に比して更に高い
誘電率を有している。従って、本実施形態の構造によれ
ば、キャパシタ１５３に大きな寄生抵抗を付与すること
ができ、ソフトエラーに対して優れた耐性を示すＳＲＡ
Ｍを実現することができる。
【００５１】実施の形態５．次に、図７を参照して、本
発明の実施の形態５について説明する。図７は、本実施
形態のＳＲＡＭの主要部を表す断面図である。図７に示
すように、本実施形態のＳＲＡＭでは、２つの局部配線
１５１および１５２の間に、ＤＲＡＭのキャパシタで通
常用いられる（Ba,St）TiO2膜（BST膜）１６７が形成さ
れている。BST膜１６７によれば高い誘電率を確保する
ことができる。また、本実施形態において、局所配線１
５１，１５２は、PtやRuO2などのメタル材料で形成され
ている。上記の構造によれば、キャパシタ１５３に大き
な寄生抵抗を付与することができ、ソフトエラーに対し
て優れた耐性を示すＳＲＡＭを実現することができる。
【００５２】尚、上記の実施形態では、BST膜を（Ba,S
t）TiO2膜と表しているが、そのBST膜の概念にはBa0.7S
t0.3TiO2膜やBa0.5St0.5TiO2膜も含まれるものとする。
また、上記の実施形態では高誘電率の膜としてBST膜を
用いているが、本発明はこれに限定されるものではな
く、BST膜に代えてTa2O5膜を用いてもよい。
【００５３】実施の形態６．次に、図８を参照して、本
発明の実施の形態６について説明する。図８は、本実施
形態のＳＲＡＭの主要部を表す断面図である。図８に示
すように、本実施形態のＳＲＡＭでは、下側に配置され
る局部配線１５１の表面が粗面化されている。このた
め、本実施形態では、実施の形態１乃至５の場合に比し
て、キャパシタ１５３の実効面積を大きく確保すること
ができる。また、本実施形態では、２つの局部配線１５
１，１５２の間に、実施の形態３の場合と同様にON膜１
６５が配置されている。上記の構造によれば、キャパシ
タ１５３に大きな寄生抵抗を付与することができ、ソフ
トエラーに対して優れた耐性を示すＳＲＡＭを実現する
ことができる。
【００５４】実施の形態７．次に、図９を参照して、本
発明の実施の形態７について説明する。図９は、本実施
形態のＳＲＡＭの主要部を表す断面図である。図９に示
すように、本実施形態のＳＲＡＭでは、実施の形態６の
場合と同様に局部配線１５１の表面が粗面化されてい
る。また、本実施形態では、実施の形態４の場合と同様
に、２つの局部配線１５１，１５２の間に高い誘電率を
示すTa205膜１６６が配置されている。上記の構造によ
れば、キャパシタ１５３に大きな寄生抵抗を付与するこ
とができ、ソフトエラーに対して優れた耐性を示すＳＲ
ＡＭを実現することができる。
【００５５】実施の形態８．次に、図１０および図１１
を参照して、本発明の実施の形態８について説明する。
図１０は、本実施形態のＳＲＡＭの主要部を表す断面図
である。また、図１１は、本実施形態のＳＲＡＭが有す
る局部配線１５１の平面図を示す。これらの図に示すよ
うに、本実施形態において、下側に配置される局部配線
１５１は、その側面に、所定の高さを有する側壁電極１
５１Ａを備えている。局部配線１５１の上には、ON膜１
６５を介して、側壁電極１５１Ａの内側が埋め込まれる
ように局部配線１５２が形成されている。上記の構造に
よれば、キャパシタ１５３の実効面積に大きな寄生抵抗
を付与することができ、ソフトエラーに対して優れた耐
性を示すＳＲＡＭを実現することができる。
【００５６】実施の形態９．次に、図１２を参照して、
本発明の実施の形態９について説明する。図１２は、本
実施形態のＳＲＡＭの主要部を表す断面図である。図１
２に示すように、本実施形態のＳＲＡＭでは、実施の形
態８の場合と同様に局部配線１５１が側壁電極１５１Ａ
を備えている。また、本実施形態では、２つの局部配線
１５１，１５２の間に高い誘電率を示すTa205膜１６６
が配置されている。上記の構造によれば、キャパシタ１
５３に大きな寄生抵抗を付与することができ、ソフトエ
ラーに対して優れた耐性を示すＳＲＡＭを実現すること
ができる。
【００５７】実施の形態１０．次に、図１３を参照し
て、本発明の実施の形態１０について説明する。図１３
は、本実施形態のＳＲＡＭの主要部を表す断面図であ
る。図１３に示すように、本実施形態のＳＲＡＭでは、
局部配線１５１が側壁電極１５１Ａを備えていると共
に、局部配線１５１の表面が粗面化されている。また、
本実施形態では、２つの局部配線１５１，１５２の間に
ON膜１６５が配置されている。上記の構造によれば、キ
ャパシタ１５３に大きな寄生抵抗を付与することがで
き、ソフトエラーに対して優れた耐性を示すＳＲＡＭを
実現することができる。
【００５８】実施の形態１１．次に、図１４を参照し
て、本発明の実施の形態１１について説明する。図１４
は、本実施形態のＳＲＡＭの主要部を表す断面図であ
る。図１４に示すように、本実施形態のＳＲＡＭでは、
実施の形態１０の場合と同様に、局部配線１５１が側壁
電極１５１Ａと粗面化された表面とを備えている。ま
た、本実施形態では、２つの局部配線１５１，１５２の
間に高い誘電率を示すTa205膜１６６が配置されてい
る。上記の構造によれば、キャパシタ１５３に大きな寄
生抵抗を付与することができ、ソフトエラーに対して優
れた耐性を示すＳＲＡＭを実現することができる。
【００５９】ところで、上述した実施の形態１乃至１１
では、ＳＲＡＭの形式がＣＭＯＳ型とされているが、本
発明はこれに限定されるものではなく、ＳＲＡＭの形式
は高抵抗負荷型であってもよい。
【００６０】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
乃至７の何れか１項記載の発明によれば、第１局部配線
の対向部分と第２局部配線の対向部分と、それらの間に
介在する誘電膜とにより、十分に大きな容量を有するキ
ャパシタを構成することができる。このようなキャパシ
タによれば、放射線の進入に起因してスタティック記憶
装置の記憶ノードに発生する電荷を吸収して、その記憶
ノードの状態が反転するのを防止することができる。従
って、本発明によれば、放射線等の外乱に対して高い耐
性を示す半導体装置を実現することができる。
【００６１】請求項８記載の発明によれば、第１局部電
極と第２局部電極との間にSiN膜を介在させることによ
り、それらの局部配線の間に十分な容量を有するキャパ
シタを構成することができる。従って、本発明によれ
ば、放射線等の外乱に対して高い耐性を示す半導体装置
を実現することができる。
【００６２】請求項９記載の発明によれば、第１局部電
極と第２局部電極との間にON膜を介在させることによ
り、それらの局部配線の間に十分な容量を有するキャパ
シタを構成することができる。従って、本発明によれ
ば、放射線等の外乱に対して高い耐性を示す半導体装置
を実現することができる。
【００６３】請求項１０記載の発明によれば、第１局部
電極と第２局部電極との間に高誘電率膜を介在させるこ
とにより、それらの局部配線の間に十分な容量を有する
キャパシタを構成することができる。従って、本発明に
よれば、放射線等の外乱に対して高い耐性を示す半導体
装置を実現することができる。
【００６４】請求項１１記載の発明によれば、第１局部
電極と第２局部電極とをメタル材料で形成し、かつ、そ
れらの間にＢＳＴ膜を介在させることにより、２つの局
部配線間に十分な容量を有するキャパシタを構成するこ
とができる。従って、本発明によれば、放射線等の外乱
に対して高い耐性を示す半導体装置を実現することがで
きる。
【００６５】請求項１２記載の発明によれば、第１局部
電極および第２局部電極の一方を粗面化することによ
り、それらの局部配線の間に実効面積の大きなキャパシ
タ、すなわち、十分な容量を有するキャパシタを構成す
ることができる。従って、本発明によれば、放射線等の
外乱に対して高い耐性を示す半導体装置を実現すること
ができる。
【００６６】請求項１３記載の発明によれば、第１局部
電極および第２局部電極の一方に側壁電極を形成するこ
とにより、それらの局部配線の間に実効面積の大きなキ
ャパシタ、すなわち、十分な容量を有するキャパシタを
構成することができる。従って、本発明によれば、放射
線等の外乱に対して高い耐性を示す半導体装置を実現す
ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＳＲＡＭが有するメ
モリセルの等価回路である。
【図２】 図１に示す回路の物理的な構造を平面視で表
した図である。
【図３】 実施の形態１のＳＲＡＭを図１に示すB-B'直
線に沿って切断することにより得られる断面図である。
【図４】 本発明の実施の形態２のＳＲＡＭの構造を説
明するための断面図である。
【図５】 本発明の実施の形態３のＳＲＡＭの構造を説
明するための断面図である。
【図６】 本発明の実施の形態４のＳＲＡＭの構造を説
明するための断面図である。
【図７】 本発明の実施の形態５のＳＲＡＭの構造を説
明するための断面図である。
【図８】 本発明の実施の形態６のＳＲＡＭの構造を説
明するための断面図である。
【図９】 本発明の実施の形態７のＳＲＡＭの構造を説
明するための断面図である。
【図１０】 本発明の実施の形態８のＳＲＡＭの構造を
説明するための断面図である。
【図１１】 本発明の実施の形態８のＳＲＡＭが有する
局部配線の平面図である。
【図１２】 本発明の実施の形態９のＳＲＡＭの構造を
説明するための断面図である。
【図１３】 本発明の実施の形態１０のＳＲＡＭの構造
を説明するための断面図である。
【図１４】 本発明の実施の形態１１のＳＲＡＭの構造
を説明するための断面図である。
【図１５】 従来のＳＲＡＭが有するメモリセルの等価
回路である。
【図１６】 図１５に示す回路の物理的な構造を平面視
で表した図である。
【図１７】 従来のＳＲＡＭを図１６に示すA-A'直線に
沿って切断することにより得られる断面図である。
【図１８】 従来のＳＲＡＭを図１６に示すB-B'直線に
沿って切断することにより得られる断面図である。
【図１９】 従来のＳＲＡＭにおいてソフトエラーが生
ずる原理を説明するための図である。
【符号の説明】
２０ 第１インバータ、 ２２ 第２インバータ、
１０１，１０３，１０５，１０６ ＮＭＯＳ、 １
０２，１０４ ＰＭＯＳ、 １１０ 活性領域、
１１０ａ，１１０ｂ，１１０ｃ ソースドレイン拡散
層、 １２０ａ，１２０ｂ，１２０ｃ ゲート電極、
１３１〜１３６，１４１〜１４６ コンタクト、
１５１，１５２ 局部配線、 １５３ キャパシ
タ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 スタティック記憶装置を含む半導体装置
    であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、前記トラ
    ンジスタの活性領域に比して太い幅で向かい合う対向部
    分を有し、更に、 それらの対向部分の間に介在する誘電膜を備えることを
    特徴とする半導体装置。
  2. 【請求項２】 前記第１局部配線と前記第２局部配線の
    対向部分は、前記トランジスタのゲート電極の２倍以上
    の幅を有することを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記第１局部配線と前記第２局部配線と
    は、前記第１インバータに含まれるトランジスタに通じ
    るゲートコンタクトと、前記第２インバータに含まれる
    トランジスタに通じるゲートコンタクトとの間に前記対
    向部分の少なくとも一部を備えることを特徴とする請求
    項１または２記載の半導体装置。
  4. 【請求項４】 前記第１局部配線および前記第２局部配
    線のうち、面積の小さい方の配線は、その５０％以上が
    前記対向部分であることを特徴とする請求項１乃至３の
    何れか１項記載の半導体装置。
  5. 【請求項５】 前記第１局部配線は、立体的な配置にお
    いて、前記第１インバータに含まれるトランジスタのゲ
    ート電極と、前記第２インバータに含まれるトランジス
    タのゲート電極の双方と重なることを特徴とする請求項
    １乃至４の何れか１項記載の半導体装置。
  6. 【請求項６】 前記第２局部配線は、立体的な配置にお
    いて、前記第１インバータに含まれるトランジスタのゲ
    ート電極と、前記第２インバータに含まれるトランジス
    タのゲート電極の双方と重なることを特徴とする請求項
    １乃至４の何れか１項記載の半導体装置。
  7. 【請求項７】 前記第１局部配線および前記第２局部配
    線は、立体的な配置において、互いに上下に配置され、 それらの局部配線のうち上側に配置されるものは、他方
    の局部配線と導通する全てのコンタクトと、立体的な配
    置において重なることを特徴とする請求項１乃至６の何
    れか１項記載の半導体装置。
  8. 【請求項８】 スタティック記憶装置を含む半導体装置
    であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、互いに向
    かい合う対向部分を有し、更に、 それらの対向部分の間に介在するSiN膜を含む誘電膜を
    備えることを特徴とする半導体装置。
  9. 【請求項９】 スタティック記憶装置を含む半導体装置
    であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、互いに向
    かい合う対向部分を有し、更に、 それらの対向部分の間に介在するON膜を含む誘電膜を備
    えることを特徴とする半導体装置。
  10. 【請求項１０】 スタティック記憶装置を含む半導体装
    置であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、互いに向
    かい合う対向部分を有し、更に、 それらの対向部分の間に介在する高誘電率膜を備えるこ
    とを特徴とする半導体装置。
  11. 【請求項１１】 スタティック記憶装置を含む半導体装
    置であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、互いに向
    かい合う対向部分を有し、かつ、メタル材料で構成され
    ており、更に、 それらの対向部分の間に介在するＢＳＴ膜を備えること
    を特徴とする半導体装置。
  12. 【請求項１２】 スタティック記憶装置を含む半導体装
    置であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、互いに向
    かい合う対向部分を有し、更に、 前記第１局部配線の対向部分、および前記第２局部配線
    の対向部分の一方は、粗面化された表面を有することを
    特徴とする半導体装置。
  13. 【請求項１３】 スタティック記憶装置を含む半導体装
    置であって、 少なくとも１つのトランジスタを含む第１インバータ
    と、 少なくとも１つのトランジスタを含む第２インバータ
    と、 前記第１インバータに含まれるトランジスタのゲート電
    極と、前記第２インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第１局部配線と、 前記第２インバータに含まれるトランジスタのゲート電
    極と、前記第１インバータに含まれるトランジスタのソ
    ースドレイン拡散層とを導通させる第２局部配線と、を
    備え、 前記第１局部配線と、前記第２局部配線とは、互いに向
    かい合う対向部分を有し、更に、 前記第１局部配線の対向部分、および前記第２局部配線
    の対向部分の一方は、所定の高さを有する側壁電極を有
    することを特徴とする半導体装置。
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