JPS6281752A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6281752A JPS6281752A JP60223191A JP22319185A JPS6281752A JP S6281752 A JPS6281752 A JP S6281752A JP 60223191 A JP60223191 A JP 60223191A JP 22319185 A JP22319185 A JP 22319185A JP S6281752 A JPS6281752 A JP S6281752A
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、溝型（トレンチ型）メモリセルを有する半導
体記憶装置、特にそのメモリセルの構造に関するもので
ある。
体記憶装置、特にそのメモリセルの構造に関するもので
ある。
（従来の技術）
従来、このような分野の技術としては、日経エレクトロ
ニクス、（１９８５−６−３）日経マグロウヒル社Ｐ、
２１８−２２０に記載されるものがあった。以下、その
構成を図を用いて説明する。
ニクス、（１９８５−６−３）日経マグロウヒル社Ｐ、
２１８−２２０に記載されるものがあった。以下、その
構成を図を用いて説明する。
第２図は従来の半導体記憶装置に係る溝型メモリセルの
一構成例を示す断面図である。
一構成例を示す断面図である。
この溝型メモリセルでは、半導体基板１の表面に溝２が
掘られ、その溝２の壁面に、半導体基板１と反対の導電
型反転層からなる第１のプレート３が形成されている。
掘られ、その溝２の壁面に、半導体基板１と反対の導電
型反転層からなる第１のプレート３が形成されている。
さらに、第１のプレート３内には、ゲート絶縁膜からな
る誘電体層４を介して、ポリシリコン層からなる第２の
プレート５が充填されている。これら第１のプレート３
、誘電体層４、及び第２のプレート５でメモリ用キャパ
シタＣが構成される。
る誘電体層４を介して、ポリシリコン層からなる第２の
プレート５が充填されている。これら第１のプレート３
、誘電体層４、及び第２のプレート５でメモリ用キャパ
シタＣが構成される。
、誘電体層４の一方には、メモリセル分離用のフィール
ド絶縁膜６が、その他方にはゲート絶縁膜７が、それぞ
れ延設されている。ゲート絶縁膜７の下方には、半導体
基板１と反対の導電型ソース領域８と同じく反対の導電
型ドレイン領域からなるビット線９とが形成されている
。さらに、ゲート絶縁膜７の上方には、ゲート電極１０
が形成されている。これらソース領域８、ビット線９及
びゲート電極ｌＯでトランスファ（転送）用トランジス
タＴＲが構成される。
ド絶縁膜６が、その他方にはゲート絶縁膜７が、それぞ
れ延設されている。ゲート絶縁膜７の下方には、半導体
基板１と反対の導電型ソース領域８と同じく反対の導電
型ドレイン領域からなるビット線９とが形成されている
。さらに、ゲート絶縁膜７の上方には、ゲート電極１０
が形成されている。これらソース領域８、ビット線９及
びゲート電極ｌＯでトランスファ（転送）用トランジス
タＴＲが構成される。
：ｆＳ２のプレート５及びゲート電８ｉ１０上には、中
間絶縁膜１１が形成され、さらにその上に図示しない配
線用の電極及び表面保護用の絶縁膜が積層されている。
間絶縁膜１１が形成され、さらにその上に図示しない配
線用の電極及び表面保護用の絶縁膜が積層されている。
ここで、半導体基板１には接地電位ｖＳＳが、第２のプ
レート５には電源電位ＶＣＣ（約５Ｖ）がそれぞれ印加
される。
レート５には電源電位ＶＣＣ（約５Ｖ）がそれぞれ印加
される。
第３図は第２図の等価回路図である。キャパシタＣ及び
トランジスタＴＲは、電源電位ｖＣＣとビット線９の間
に直列接続され、メモリセルを構成している。このよう
なメモリセルや、センスアンプ等が組合せられ、ダイナ
ミック型ＲＡＭ （書込み、読出し可能な記憶装置）
等の半導体記憶装置が構成される。
トランジスタＴＲは、電源電位ｖＣＣとビット線９の間
に直列接続され、メモリセルを構成している。このよう
なメモリセルや、センスアンプ等が組合せられ、ダイナ
ミック型ＲＡＭ （書込み、読出し可能な記憶装置）
等の半導体記憶装置が構成される。
以上の構成において、キャパシタＣに蓄えられる電荷は
、トランジスタＴＲを通して充電あるいは放電され、そ
のキャパシタＣに対する電荷蓄積の有無により、メモリ
セルに情報を記憶することができる。
、トランジスタＴＲを通して充電あるいは放電され、そ
のキャパシタＣに対する電荷蓄積の有無により、メモリ
セルに情報を記憶することができる。
（発明が解決しようとする問題点）
しかしながら、上記構成の半導体記憶装置では、次のよ
うな問題点があった。
うな問題点があった。
従来の装置では、第１のプレート３を反転層で構成し、
第２のプレート５に電源電位ｖＣＣを印加しているため
、ノイズがのりやすく、半導体記憶装置が誤動作しやす
いという問題点があった。さらに、第２のプレート５に
電源電位ＶＣＣが印加されるため、第１．第２のプレー
ト３，５間の電界が大きくなって誘電体層４の膜厚が厚
くなり、キャパシタの大容量化や、大集積化が困難にな
るという問題点があった。
第２のプレート５に電源電位ｖＣＣを印加しているため
、ノイズがのりやすく、半導体記憶装置が誤動作しやす
いという問題点があった。さらに、第２のプレート５に
電源電位ＶＣＣが印加されるため、第１．第２のプレー
ト３，５間の電界が大きくなって誘電体層４の膜厚が厚
くなり、キャパシタの大容量化や、大集積化が困難にな
るという問題点があった。
そこで、これらの問題点を解決するために、第２のプレ
ート５の電位を接地電位ｖＳＳ、または電源電位ＶＣＣ
と接地電位ＶＳＳの中間電位１／２ＶＣＣにすることが
考えられる。
ート５の電位を接地電位ｖＳＳ、または電源電位ＶＣＣ
と接地電位ＶＳＳの中間電位１／２ＶＣＣにすることが
考えられる。
第２のプレート電位をＶＳＳ 、または１／２ＶＣＣに
するには、第１のプレート３を構成する反転層を、不純
物濃度を一定にして一定の膜厚で溝２内に形成すること
が必要となる。
するには、第１のプレート３を構成する反転層を、不純
物濃度を一定にして一定の膜厚で溝２内に形成すること
が必要となる。
ところが、このように反転層を精度良く形成するには、
相当の困難性をともなう。すなわち、反転層を形成する
には、一般に半導体基板１に溝２を掘り、その溝２内に
リン等の不純物を含んだ二酸化シリコンを形成し、それ
を拡散源としだ固相拡散によって反転相を形成した後、
その拡散用の二酸化シリコンを取り除く作業を行なう。
相当の困難性をともなう。すなわち、反転層を形成する
には、一般に半導体基板１に溝２を掘り、その溝２内に
リン等の不純物を含んだ二酸化シリコンを形成し、それ
を拡散源としだ固相拡散によって反転相を形成した後、
その拡散用の二酸化シリコンを取り除く作業を行なう。
しかし、前記固相拡散法は、二酸化シリコン内に含まれ
る不純物の濃度制御が難しく、濃すぎれば、反転層領域
が深くなりすぎて隣接するキャパシタＣとのリークを起
こす。また、濃度が不充分であれば、充分な反転層の形
成が困難となる。そのため、従来装置では、第２のプレ
ート５に電源電位ｖＣＣを印加せざるを得なかった。
る不純物の濃度制御が難しく、濃すぎれば、反転層領域
が深くなりすぎて隣接するキャパシタＣとのリークを起
こす。また、濃度が不充分であれば、充分な反転層の形
成が困難となる。そのため、従来装置では、第２のプレ
ート５に電源電位ｖＣＣを印加せざるを得なかった。
本発明は、前記従来技術が持っていた問題点として、第
２のプレート電位を接地電位ＶＳＳ 、または中間電位
１／２ ＶＣＣにすることが困難な点について解決した
半導体記憶装置を提供するものである。
２のプレート電位を接地電位ＶＳＳ 、または中間電位
１／２ ＶＣＣにすることが困難な点について解決した
半導体記憶装置を提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために、半導体基板の
溝内に形成されたキャパシタと、このキャパシタの充、
放電を行なうトランジスタとを備えたメモリセルを複数
個有し、前記キャパシタに対する電荷蓄積の有無により
情報の記憶を行なう半導体記憶装置において、前記キャ
パシタを、前記溝の壁面に形成された導電膜からなる第
１のプレートと、この第１のプレート内に誘電体層を介
して充填された第２のプレートとで構成したものである
。
溝内に形成されたキャパシタと、このキャパシタの充、
放電を行なうトランジスタとを備えたメモリセルを複数
個有し、前記キャパシタに対する電荷蓄積の有無により
情報の記憶を行なう半導体記憶装置において、前記キャ
パシタを、前記溝の壁面に形成された導電膜からなる第
１のプレートと、この第１のプレート内に誘電体層を介
して充填された第２のプレートとで構成したものである
。
（作 用）
本発明によれば、以上のように半導体記憶装置を構成し
たので、第１あるいは第２のプレートに、電源電位ｖＣ
Ｃよりも低い、接地電位ＶＳＳあるいは中間電位！／２
ＶＣＣ等を印加することが可能となる。したがって、
Ｉｍ記問題点を除去できるのである。
たので、第１あるいは第２のプレートに、電源電位ｖＣ
Ｃよりも低い、接地電位ＶＳＳあるいは中間電位！／２
ＶＣＣ等を印加することが可能となる。したがって、
Ｉｍ記問題点を除去できるのである。
（実施例）
第１図は本発明の第１の実施例に係る半導体記憶装置の
溝型メモリセルを示す断面図である。
溝型メモリセルを示す断面図である。
この溝型メモリセルでは、大きさｌＸ１０１４〜ｌＸ１
０１５／ｃｍ３程度のＰ型シリコンからなる半導体基板
２０に、ウェットエツチング等で溝２１が掘られている
。溝２１は５例えばその開口部寸法がｌｐ−ｍ口、深さ
が３〜５ｇｍ程度に形成される。
０１５／ｃｍ３程度のＰ型シリコンからなる半導体基板
２０に、ウェットエツチング等で溝２１が掘られている
。溝２１は５例えばその開口部寸法がｌｐ−ｍ口、深さ
が３〜５ｇｍ程度に形成される。
溝２１内の壁面には、リン等の不純物をドープしたＮ型
ポリシリコン膜等からなる第１のプレート２２が形成さ
れている。第１のプレート２２は、例えば不純物濃度が
Ｉ Ｘ １０２０〜Ｉ Ｘ １０２１／ ｃｍ３で、膜
厚が１０００〜２０００λ程度である。この第１のプレ
ート２２を形成する際には、その外周部に、ポリシリコ
ン膜から拡散された反転層２３が形成されるが、その反
転層２３はあってもなくてもよい。
ポリシリコン膜等からなる第１のプレート２２が形成さ
れている。第１のプレート２２は、例えば不純物濃度が
Ｉ Ｘ １０２０〜Ｉ Ｘ １０２１／ ｃｍ３で、膜
厚が１０００〜２０００λ程度である。この第１のプレ
ート２２を形成する際には、その外周部に、ポリシリコ
ン膜から拡散された反転層２３が形成されるが、その反
転層２３はあってもなくてもよい。
第１のプレート２２内の壁面には、誘電体層２４が形成
され、さらにその誘電体層２４内に第２のプレート２５
が充填されている。誘電体層２４は、二酸化シリコン（
Ｓｉ０２）、窒化シリコン（Ｓｉ３Ｎ４）、 あるいは
それらの複合物等により、厚さが例えば１００〜２０Ｏ
Ａ程度に形成される。また、第２のプレート２５は、ポ
リシリコン層等で形成され、さらにその第２のプレート
２５が溝２１の開口部周辺にわたり、厚さが例えば３ｏ
ｏｏ〜５０００λ程度に延設されている。これら第１の
プレー）２２．、ｄ電体層２４、及び第２のプレート２
５によってキャパシタＣ１が構成される。
され、さらにその誘電体層２４内に第２のプレート２５
が充填されている。誘電体層２４は、二酸化シリコン（
Ｓｉ０２）、窒化シリコン（Ｓｉ３Ｎ４）、 あるいは
それらの複合物等により、厚さが例えば１００〜２０Ｏ
Ａ程度に形成される。また、第２のプレート２５は、ポ
リシリコン層等で形成され、さらにその第２のプレート
２５が溝２１の開口部周辺にわたり、厚さが例えば３ｏ
ｏｏ〜５０００λ程度に延設されている。これら第１の
プレー）２２．、ｄ電体層２４、及び第２のプレート２
５によってキャパシタＣ１が構成される。
溝２１の開口部に隣接してその一方に、二酸化シリコン
（Ｓｉ０２）等からなるメモリセル分離用のフィールド
絶縁膜２６が形成され、さらにその溝開口部の他方に、
Ｎ５のソース領域２７とＮ型のドレイン領域からなるビ
ット線２８とが形成されている。
（Ｓｉ０２）等からなるメモリセル分離用のフィールド
絶縁膜２６が形成され、さらにその溝開口部の他方に、
Ｎ５のソース領域２７とＮ型のドレイン領域からなるビ
ット線２８とが形成されている。
ソース領域２７及びビット線２８は、例えばリン。
ヒ素等の不純物を濃度ｌＸ１０２Ｇ〜Ｉ Ｘ １０２１
／ｃｍ３で半導体基板２００表面に拡散することにより
形成される。その一方のソース領域２７は、半導体基板
２０の表面で第１のプレート２２と接続されている。さ
らに、ソース領域２７及びビット線２８の上には、例え
ば厚さ２００〜３００人の二酸化シリコン（Ｓｉ０２）
等でできたゲート絶縁膜２８を介して、ゲート電極３０
が配設されている。これら、ソース領域２７、ビット線
２８及びゲート電極３０でトランジスタＴＲＩが構成さ
れる。
／ｃｍ３で半導体基板２００表面に拡散することにより
形成される。その一方のソース領域２７は、半導体基板
２０の表面で第１のプレート２２と接続されている。さ
らに、ソース領域２７及びビット線２８の上には、例え
ば厚さ２００〜３００人の二酸化シリコン（Ｓｉ０２）
等でできたゲート絶縁膜２８を介して、ゲート電極３０
が配設されている。これら、ソース領域２７、ビット線
２８及びゲート電極３０でトランジスタＴＲＩが構成さ
れる。
第２のプレート２５及びゲート電極３０上には、二酸化
シリコン（Ｓｉ０２）等からなる厚さ例えばＧｏｏｏ〜
８０００λの中間絶縁膜３１、アルミ等の配線用電極３
２、及びＰＳＧ、窒化シリコン等からなる表面保護用の
パッシベーション膜３ａが積層状態で配設されている。
シリコン（Ｓｉ０２）等からなる厚さ例えばＧｏｏｏ〜
８０００λの中間絶縁膜３１、アルミ等の配線用電極３
２、及びＰＳＧ、窒化シリコン等からなる表面保護用の
パッシベーション膜３ａが積層状態で配設されている。
ここで、半導体基板２０には接地電位ｖＳ８が。
第２のプレート２５には接地電位ＶＳＳ 、あるいは中
間電位１／２ ＶＣＣ： （約２．５Ｖ）が、それぞ
れ印加される。
間電位１／２ ＶＣＣ： （約２．５Ｖ）が、それぞ
れ印加される。
第４図は第１図の等価回路図である。キャパシタＣ１及
び）・ランジスタ丁Ｒ１は、接地電位ｖＳＳまたは中間
電位１／２ ＶＣＣとビット線２８との間に直列接続さ
れ、メモリセルを構成している。従来装置と同様に、こ
のようなメモリセルやセンスアンプ等を組合せてダイナ
ミック型ＲＡＭ等の半導体記憶装置が構成される。
び）・ランジスタ丁Ｒ１は、接地電位ｖＳＳまたは中間
電位１／２ ＶＣＣとビット線２８との間に直列接続さ
れ、メモリセルを構成している。従来装置と同様に、こ
のようなメモリセルやセンスアンプ等を組合せてダイナ
ミック型ＲＡＭ等の半導体記憶装置が構成される。
その動作は、従来装置と同様に、トランジスタＴＲＩを
通してキャパシタＣ１に電荷の充、放電が行なわれ、そ
のキャパシタＣ】に対する電荷の蓄積の有無により、メ
モリセルに情報に記憶する。
通してキャパシタＣ１に電荷の充、放電が行なわれ、そ
のキャパシタＣ】に対する電荷の蓄積の有無により、メ
モリセルに情報に記憶する。
本実施例では、従来の反転層に代えてポリシリコン等か
らなる第１のプレート２２をキャパシタＣ１の一方の電
極としているため、従来の障害であった反転層の形成が
不要となる。しかも、第１のプレート２２の不純物濃度
や膜厚を精度良く制御して形成することが容易であるた
め、キャパシタＣ１の他方の電極である第２のプレート
２５に、接地電位ｖＳＳあるいは中間電位１／２ ＶＣ
Ｃを印加することが可能となる。そのため、ノイズによ
る誤゛ 動作を防止できる。さらに、誘電体層２４に
加わる電界が小さくなるため、その誘電体層２４の膜厚
を薄くでき、これによってキャパシタＣＩの大容量化や
、キャパシタ面積の減少による大集積化が可能となる。
らなる第１のプレート２２をキャパシタＣ１の一方の電
極としているため、従来の障害であった反転層の形成が
不要となる。しかも、第１のプレート２２の不純物濃度
や膜厚を精度良く制御して形成することが容易であるた
め、キャパシタＣ１の他方の電極である第２のプレート
２５に、接地電位ｖＳＳあるいは中間電位１／２ ＶＣ
Ｃを印加することが可能となる。そのため、ノイズによ
る誤゛ 動作を防止できる。さらに、誘電体層２４に
加わる電界が小さくなるため、その誘電体層２４の膜厚
を薄くでき、これによってキャパシタＣＩの大容量化や
、キャパシタ面積の減少による大集積化が可能となる。
第５図は本発明の第２の実施例を示す溝型メモリセルの
断面図、および第６図は第５図の等価回路図である。こ
の図面において、上記第１の実施例の第１図および第４
図中の要素と同一の要素には同一の符号が付されている
。
断面図、および第６図は第５図の等価回路図である。こ
の図面において、上記第１の実施例の第１図および第４
図中の要素と同一の要素には同一の符号が付されている
。
このメモリセルにおいて、トランジスタＴＲＩの構造は
第１の実施例と同一であるが、キャパシタＣ２の構造が
異なっている。すなわち、このキャパシタＣ２では、第
１のプレート４２がタングステン（Ｗ）、モリブデン（
ＭＯ）等の高融点金属膜で形成され、それに接地電位ｖ
ＳＳが印加される。ここで、第１のプレート４２及び半
導体基板２０は、同電位の接地電位ＶＳＳとなるため、
第１のプレート４２とソース領域２７との接続状態を遮
断し、第２のプレート２５とソース領域２７とを接続し
ている。
第１の実施例と同一であるが、キャパシタＣ２の構造が
異なっている。すなわち、このキャパシタＣ２では、第
１のプレート４２がタングステン（Ｗ）、モリブデン（
ＭＯ）等の高融点金属膜で形成され、それに接地電位ｖ
ＳＳが印加される。ここで、第１のプレート４２及び半
導体基板２０は、同電位の接地電位ＶＳＳとなるため、
第１のプレート４２とソース領域２７との接続状態を遮
断し、第２のプレート２５とソース領域２７とを接続し
ている。
このような構造にしても、第１の実施例と同様の作用、
効果が得られる。
効果が得られる。
第７図および第８図は本発明の第３の実施例を示す溝型
メモリセルの要部断面図である。
メモリセルの要部断面図である。
第７図では、キャパシタを構成する第１のプレート５２
を、上部の高融点金属膜５２−１及び下部のポリシリコ
ン膜５２−２からなる複合膜で構成している。このよう
にすると、第１のプレート５２の抵抗率を小さくできる
利点がある。
を、上部の高融点金属膜５２−１及び下部のポリシリコ
ン膜５２−２からなる複合膜で構成している。このよう
にすると、第１のプレート５２の抵抗率を小さくできる
利点がある。
第８図では、キャパシタを構成する第１のプレート８２
を、上部のポリシリコン膜６２−１及び下部の高融点金
属膜８２−２からなる複合膜で構成している。この際、
高融点金属膜６２−２が半導体板２０と同電位となるた
め、第２の実施例と同様に、第１のプレート６２をソー
ス領域２７と分離し、第２のプレート２５をソース領域
２７と接続する。このようにしても、前記第７図と同様
の利点が得られる。
を、上部のポリシリコン膜６２−１及び下部の高融点金
属膜８２−２からなる複合膜で構成している。この際、
高融点金属膜６２−２が半導体板２０と同電位となるた
め、第２の実施例と同様に、第１のプレート６２をソー
ス領域２７と分離し、第２のプレート２５をソース領域
２７と接続する。このようにしても、前記第７図と同様
の利点が得られる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
■ 第７図および第８図では、第１のプレート５２．８
２を高融点金属膜及びポリシリコン膜の２層構造とした
が、これらは他の材料で構成することもでき、さらには
３層以上の複合膜で構成してもよい。
２を高融点金属膜及びポリシリコン膜の２層構造とした
が、これらは他の材料で構成することもでき、さらには
３層以上の複合膜で構成してもよい。
■ 上記実施例では、半導体基板２ｏをＰ型で構成した
が、これをＮ型にすると共に、第１のプレー） ２２，
４２，５２．８２をＰ型にしても、上記実施例と同様の
効果が得られる。また、キャパシタＧｌ、Ｃ２を相補型
ＭＯＳ トランジスタ（ＣＭＯＳ）構造の分Ｓ層（ウェ
ル）内に形成することもできる。
が、これをＮ型にすると共に、第１のプレー） ２２，
４２，５２．８２をＰ型にしても、上記実施例と同様の
効果が得られる。また、キャパシタＧｌ、Ｃ２を相補型
ＭＯＳ トランジスタ（ＣＭＯＳ）構造の分Ｓ層（ウェ
ル）内に形成することもできる。
■ メモリセルの全体構造は、他の構造に種々変形可能
である。
である。
（発明の効果）
以上詳細に説明したように、本発明によれば、溝内の壁
面に、導電膜からなる第１のプレートを形成したので、
この第１のプレート、あるいはこれに対向する第２のプ
レートに、所定の電位、例えば接地電位、あるいは接地
電位と電源電位の中間電位を印加することが可能となる
。そのため、半導体記憶装置のノイズによる誤動作を防
止できると共に、キャパシタの薄膜化によるキャパシタ
容量の増大や、キャパシタ面積の減少による集積度の向
上が計れる。従って、１に〜１６Ｍビットのダイナミッ
ク型ＲＡＭ等のような高密度半導体記憶装置の実現や、
その性能の向上が計れる。
面に、導電膜からなる第１のプレートを形成したので、
この第１のプレート、あるいはこれに対向する第２のプ
レートに、所定の電位、例えば接地電位、あるいは接地
電位と電源電位の中間電位を印加することが可能となる
。そのため、半導体記憶装置のノイズによる誤動作を防
止できると共に、キャパシタの薄膜化によるキャパシタ
容量の増大や、キャパシタ面積の減少による集積度の向
上が計れる。従って、１に〜１６Ｍビットのダイナミッ
ク型ＲＡＭ等のような高密度半導体記憶装置の実現や、
その性能の向上が計れる。
第１図は本発明の第１の実施例に係る半導体記憶装置の
メモリセルを示す断面図、第２図は従来の半導体記憶装
置のメモリセルを示す断面図。 第３図は第２図の等価回路図、第４図は第１図の等価回
路図、第５図は本発明の第２の実施例を示すメモリセル
の断面図、第６図は第５図の等価回路図、第７図および
第８図は本発明の第３の実施例を示すメモリセルの要部
断面図である。 ２０・・・・・・半導体基板、２１・・・・・・溝、２
２，４２，５２．６２・・・・・・第１のプレート、２
４・・・・・・誘電体層、２５・・・・・・第２のプレ
ート、２７・・・・・・ソース領域、２８・・・・・・
ピント線、３０・・・・・・ゲート電極、Ｃ１，Ｃ２・
・・・・・キャパシ夕、ＴＲＩ・・・・・・トランジス
タ、ｖＣＣ・・・・・・電源電位、ｖＳＳ・・・・・・
接地電位。 出願人代理人 柿 本 恭 成従来のメ七り
毛ルの断面図 第２図 第２図の等価回路図 第３図 第１図の筒器回路図 艷５図 第５図の筒器回路図 ５２：第１のプレート ｚノ 本明世月のイ也のメｔすｔルの要部断面図鬼７ 図 ６２：％１のブし一ト 本弁明のイ也のメ±１ルルの妥都断面図第８図 ”
メモリセルを示す断面図、第２図は従来の半導体記憶装
置のメモリセルを示す断面図。 第３図は第２図の等価回路図、第４図は第１図の等価回
路図、第５図は本発明の第２の実施例を示すメモリセル
の断面図、第６図は第５図の等価回路図、第７図および
第８図は本発明の第３の実施例を示すメモリセルの要部
断面図である。 ２０・・・・・・半導体基板、２１・・・・・・溝、２
２，４２，５２．６２・・・・・・第１のプレート、２
４・・・・・・誘電体層、２５・・・・・・第２のプレ
ート、２７・・・・・・ソース領域、２８・・・・・・
ピント線、３０・・・・・・ゲート電極、Ｃ１，Ｃ２・
・・・・・キャパシ夕、ＴＲＩ・・・・・・トランジス
タ、ｖＣＣ・・・・・・電源電位、ｖＳＳ・・・・・・
接地電位。 出願人代理人 柿 本 恭 成従来のメ七り
毛ルの断面図 第２図 第２図の等価回路図 第３図 第１図の筒器回路図 艷５図 第５図の筒器回路図 ５２：第１のプレート ｚノ 本明世月のイ也のメｔすｔルの要部断面図鬼７ 図 ６２：％１のブし一ト 本弁明のイ也のメ±１ルルの妥都断面図第８図 ”
Claims (1)
- 【特許請求の範囲】 半導体基板の溝内に形成されたキャパシタと、このキャ
パシタの充、放電を行なうトランジスタとを備えたメモ
リセルを複数個有し、前記キャパシタに対する電荷蓄積
の有無により情報の記憶を行なう半導体記憶装置におい
て、 前記キャパシタは、前記溝の壁面に形成された導電膜か
らなる第１のプレートと、この第１のプレート内に誘電
体層を介して充填された第２のプレートとで構成したこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223191A JPH0810753B2 (ja) | 1985-10-07 | 1985-10-07 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223191A JPH0810753B2 (ja) | 1985-10-07 | 1985-10-07 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281752A true JPS6281752A (ja) | 1987-04-15 |
| JPH0810753B2 JPH0810753B2 (ja) | 1996-01-31 |
Family
ID=16794225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223191A Expired - Lifetime JPH0810753B2 (ja) | 1985-10-07 | 1985-10-07 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810753B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5106774A (en) * | 1987-07-10 | 1992-04-21 | Kabushiki Kaisha Toshiba | Method of making trench type dynamic random access memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60198771A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Ltd | 半導体装置 |
| JPS61156865A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 半導体装置 |
-
1985
- 1985-10-07 JP JP60223191A patent/JPH0810753B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60198771A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Ltd | 半導体装置 |
| JPS61156865A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5106774A (en) * | 1987-07-10 | 1992-04-21 | Kabushiki Kaisha Toshiba | Method of making trench type dynamic random access memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810753B2 (ja) | 1996-01-31 |
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