JPH05206408A - 半導体装置 - Google Patents

半導体装置

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JPH05206408A
JPH05206408A JP4035687A JP3568792A JPH05206408A JP H05206408 A JPH05206408 A JP H05206408A JP 4035687 A JP4035687 A JP 4035687A JP 3568792 A JP3568792 A JP 3568792A JP H05206408 A JPH05206408 A JP H05206408A
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capacitor
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Abstract

(57)【要約】 【目的】 ＤＲＡＭなどのようにキャパシタが半導体層
下方に埋め込まれたＳＯＩ構造の半導体装置において、
内部に気泡が混入せず、支持基板との接着性に優れた半
導体装置を提供すること。 【構成】 キャパシタがアレイ状に形成されるセル領域
Ａ以外の非セル領域Ｂに、当該キャパシタの一部を構成
する蓄積ノード３４と同一材質で略同一厚さのダミーパ
ターン層３５が形成してある。セル領域Ａと非セル領域
Ｂとで、強段差がなくなり、平坦化層４８の表面が平坦
になり、支持基板５０との接着性が良くなる。ダミーパ
ターン層３５は、グランドレベルから電源電圧の範囲内
の一定電位に固定してあることが好ましい。また、ダミ
ーパターン層３５は、上記蓄積ノードに対してキャパシ
タ用絶縁薄膜層を介して積層されるセルプレート層４６
に対し電気的に接続してあることが好ましい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、キャパシタが所定間隔
でアレイ状に配列される、たとえばダイナミックラム
（ＤＲＡＭ）などの半導体装置に係わり、特に、半導体
層が絶縁膜層上に配置されるＳＯＩ構造の半導体装置の
改良に関する。
【０００２】
【従来の技術】ＤＲＡＭメモリセルの縮小および高密度
化に伴い、蓄積容量を確保するために、絶縁膜層の上に
シリコン層などの半導体層が積層されたＳＯＩ構造を利
用し、半導体層下部にキャパシタを埋め込んだＤＲＡＭ
などの半導体装置が開発されている。このようなＳＯＩ
構造を利用したＤＲＡＭなどの半導体装置の要部を図８
に示す。
【０００３】図８に示すように、この半導体装置では、
シリコンで構成される半導体層２が、絶縁膜層４の上部
に形成してあり、ＳＯＩ構造となっている。絶縁膜層４
の下部にはキャパシタ用蓄積ノード６が埋め込まれてい
る。蓄積ノード６と半導体層２とは、絶縁膜層４に形成
してあるコンタクト孔８を通して接続してある。
【０００４】蓄積ノード６の下部には、キャパシタ用絶
縁薄膜層１０を介してセルプレート層１２が積層してあ
り、このセルプレート層１２の下部に平坦化膜層１４が
積層してある。そして、平坦化膜層１４は、支持基板１
６に対して熱接着されるようになっている。この半導体
装置では、蓄積ノード６、絶縁薄膜層１０およびセルプ
レート１２がキャパシタを構成する。このようなキャパ
シタを有する半導体装置では、キャパシタの容量を増大
させるには、蓄積ノード６の膜厚を厚くすればよい。蓄
積ノード６の膜厚を厚くすれば、蓄積ノード６の側壁の
面積を増大させることができるからである。
【０００５】
【発明が解決しようとする課題】ところが、蓄積ノード
６の膜厚を厚くするに伴い、キャパシタ用蓄積ノード６
がアレイ状に配列されるセル領域Ａと、このセル領域Ａ
の周辺に形成されるキャパシタが形成されない領域Ｂと
の境界部に、蓄積ノード６の膜厚に相当する強段差１８
が形成され、この強段差１８が原因で、平坦化膜層１４
の表面の平坦化が不十分になり、平坦化膜層１４と支持
基板１６との間に気泡２０が発生し、支持基板２０との
接着強度を低下させるという問題点を有している。
【０００６】本発明は、このような実状に鑑みてなさ
れ、半導体装置内部に気泡が混入せず、支持基板との接
着性に優れた半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、キャパシタがアレイ状に形
成されるセル領域以外の非セル領域に、当該キャパシタ
の一部を構成する蓄積ノードと同一材質で略同一厚さの
ダミーパターン層が形成してある。上記ダミーパターン
層は、グランドレベルから電源電圧の範囲内の一定電位
に固定してあることが好ましい。上記ダミーパターン層
は、上記蓄積ノードに対してキャパシタ用絶縁薄膜層を
介して積層されるセルプレート層に対し電気的に接続し
てあることが好ましい。
【０００８】
【作用】本発明の半導体装置では、キャパシタがアレイ
状に形成されるセル領域以外の非セル領域に、当該キャ
パシタの一部を構成する蓄積ノードと同一材質で略同一
厚さのダミーパターン層が形成してあるので、キャパシ
タ容量の増大化に伴い蓄積ノードの厚さが増大したとし
ても、セル領域と非セル領域との境界部で、強段差が形
成されなくなり、平坦化層による平坦化が容易となる。
したがって、平坦化層と支持基板との接着面に気泡が生
じなくなり、接着強度も向上する。
【０００９】
【実施例】以下、本発明の一実施例に係る半導体装置に
ついて、図面を参照しつつ詳細に説明する。図１は本発
明の一実施例に係る半導体装置の要部概略断面図、図２
〜５は同実施例の半導体装置の製造過程を示す概略断面
図、図６は本発明の他の実施例に係る半導体装置の要部
概略断面図、図７は本発明のさらにその他の実施例を示
す半導体装置の要部概略断面図である。
【００１０】図１に示す実施例の半導体装置は、ＳＯＩ
（Silicon On Insulator）構造を利用したＤＲＡＭで
あり、シリコン単結晶などで構成される半導体層３０
が、酸化シリコンあるいは窒化シリコンなどで構成され
る絶縁膜層３２上に形成してある。半導体層３０の上部
には、ゲート絶縁層３８を介してメモリのワード線とな
るゲート電極層３６が所定のパターンで積層してある。
ゲート絶縁層３８としては、たとえば熱酸化法により形
成された酸化シリコン膜が用いられる。また、ゲート電
極層３６としては、たとえばＣＶＤ法により成膜される
ポリシリコン層が用いられる。ゲート電極層３６の下方
両側端部に位置する半導体層３０には、ＭＯＳトランジ
スタのソース・ドレイン領域が形成してある。ソース・
ドレイン領域は、半導体層３０に対して不純物のイオン
注入を行うなどにより形成される。
【００１１】ゲート電極層３６が形成してある半導体層
３０および絶縁膜層３２の上には、層間絶縁膜層４０が
成膜してある。層間絶縁膜層４０は、たとえば、ＣＶＤ
法により成膜された酸化シリコン膜あるいは窒化シリコ
ン膜などで構成される。層間絶縁膜層４０の上部には、
ビット線４２が所定のパターンで形成してある。
【００１２】絶縁層３２の下部には、キャパシタを構成
するための蓄積ノード３４が、ＭＯＳトランジスタから
成る各メモリセルに対応して所定のパターンでアレイ状
に埋め込み形成してある。各蓄積ノード３４は、絶縁膜
層３２に形成してあるコンタクトホール３３を介して、
半導体層３０に接続してある。蓄積ノード３４の下部に
は、キャパシタ用絶縁薄膜層４４およびキャパシタ用セ
ルプレート層４６が積層してある。キャパシタ用絶縁薄
膜層は、特に限定されないが、酸化シリコン、窒化シリ
コンあるいはこれらの積層膜などで構成される。
【００１３】セルプレート層４６は、特に限定されない
が、たとえばＣＶＤ法で成膜されたポリシリコンで構成
される。このセルプレート層４６の下部には、たとえば
ポリシリコンで構成され表面がポリシングなどで平坦化
された平坦化層４８が積層してある。この平坦化層４８
の下部に支持基板５０が熱接着などで接合してある。支
持基板５０は、たとえばシリコンウエハーなどで構成さ
れる。
【００１４】本実施例では、キャパシタがアレイ状に形
成されるセル領域Ａの周囲に位置する非セル領域Ｂに、
キャパシタの一部を構成する蓄積ノード３４と同一材質
で略同一厚さのダミーパターン層３５が形成してある。
その結果、キャパシタ容量の増大化に伴い蓄積ノード３
４の厚さが増大したとしても、セル領域Ａと非セル領域
Ｂとの境界部で、強段差が形成されなくなり、平坦化層
４８による平坦化が容易となる。したがって、平坦化層
４８と支持基板５０との接着面に気泡が生じなくなり、
接着強度も向上する。
【００１５】このような半導体装置の製造方法の一例を
次に示す。図２に示すように、後で半導体層３０となる
シリコンなどで構成された半導体基板３０ａを準備し、
その表面に素子分離用溝３０ｂをホトリソグラフィ法な
どを用いて所定のパターンで形成する。次に、素子分離
用溝３０ｂが形成してある半導体基板３０ａ上に、絶縁
膜層３２をたとえばＣＶＤ法で堆積させる。絶縁膜層３
２の膜厚は特に限定されないが、たとえば約１μｍであ
る。次に、この絶縁膜層３２に対してコンタクトホール
３３を所定のパターンで形成する。コンタクトホール３
３は、たとえばホトリソグラフィ法で形成され、マスク
合わせは、素子分離用溝３０ｂの形成位置に対して行わ
れる。
【００１６】次に、図３に示すように、絶縁膜層３２の
上に、ポリシリコン層を積層させ、所定のパターンでホ
トリソグラフィ加工を行い、セル領域部に蓄積ノード３
４をアレイ状に形成し、非セル領域部に、ダミーパター
ン層３５を形成する。これら蓄積ノード３４およびダミ
ーパターン層３５の膜厚は特に限定されないが、たとえ
ば２μｍ程度である。蓄積ノード３４およびダミーパタ
ーン層３５には、道電性を向上するなどの目的で、リン
などの不純物をイオン注入法でドーピングしておくこと
が好ましい。なお、セル領域に形成される蓄積ノード３
４とダミーパターン層３５とは十分に近接して設けるこ
とが望ましい。後工程でのセルプレート層４６および平
坦化層４８の成膜を行う際に、蓄積ノード３４とダミー
パターン層３５とで、パターン間のギャップが残らない
ようにするためである。具体的には、蓄積ノード３４と
ダミーパターン層３５との間隔は、１μｍ以内が望まし
い。
【００１７】次に、図４に示すように、所定パターンに
加工してある蓄積ノード３４およびダミーパターン３５
の上に、キャパシタ用絶縁薄膜層４４を成膜する。絶縁
薄膜層４４は、特に限定されないが、たとえばＳｉＮ／
ＳｉＯ2などで構成される。この絶縁薄膜層４４の上に
は、リンなどの不純物をドーピングしたポリシリコン層
で構成されるセルプレート層４６をＣＶＤ法などで堆積
して形成する。セルプレート層４６の膜厚は特に限定さ
れないが、たとえば４００ｎｍ程度である。蓄積ノード
３４、絶縁薄膜４４およびセルプレート層４６がキャパ
シタを構成する。
【００１８】次に、図５に示すように、セルプレート層
４６の上に、さらにポリシリコンをＣＶＤ法などで堆積
させ、その表面をポリシングして平坦化し平坦化層４８
を形成する。平坦化層４８の表面には、半導体ウエハな
どで構成された支持基板５０を熱接着する。熱接着する
ための加熱温度は、特に限定されないが、たとえば約１
０００°Ｃ程度である。
【００１９】次に、半導体基板３０ａをポリシングし
て、図１に示すような所定パターンの半導体層３０を形
成する。なお、図１と図２〜５とでは、上下方向が逆に
なっている。図１に示すように、半導体層３０が形成さ
れた後には、その上にゲート絶縁層３８およびゲート電
極層（ワード線）３６が形成され、半導体層３０にソー
ス・ドレイン領域を形成するためのイオン注入が成され
た後、層間絶縁膜層４０を介してビット線４２が形成さ
れる。
【００２０】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、図６に示すように、非セル領域Ｂ
に形成されるダミーパターン３５の上部の絶縁膜層３２
に対して、セル領域Ａの絶縁膜層３２に形成してあるコ
ンタクトホール３３と同様なコンタクトホール３９を同
時に形成すると共に、非セル領域Ｂの絶縁膜層３２の上
部に、セル領域Ａの半導体層３０と同様な半導体層で構
成される電極層３７を半導体層３０と同様にして同時に
形成することもできる。電極層３７とダミーパターン層
３５とは、コンタクトホール３９を介して接続してあ
る。この実施例では、製造プロセス中あるいはデバイス
の使用中にダミーパターン層３５に蓄積される浮遊電荷
を電極層３７を通して逃がすことができる。すなわち、
電極層３７の電位を、グランドレベルから電源電圧の範
囲内の一定電位に固定することで、ダミーパターン３５
の電位を固定することができるので、ダミーパターン３
５の上方に層間絶縁膜を介して形成されることになる周
辺回路部分のトランジスタの特性を安定させることがで
きる。
【００２１】また、図７に示すように、図６に示す実施
例と同様に非セル領域Ｂにコンタクトホール３９および
電極層３７を設けると共に、非セル領域Ｂの部分で絶縁
薄膜層４４の一部をホトリソグラフィ法で除去し、接続
用孔６０を設け、セルプレート層４６とダミーパターン
層３５とを電気的に導通状態とすることもできる。この
実施例の場合には、セルプレート層４６の電極をダミー
パターン層３５、コンタクトホール３９および電極層３
７を介して、半導体装置の表面側から取り出すことがで
きる。そのため、セルプレート４６の電極を支持基板５
０側から取り出す必要がなくなり、支持基板５０の張り
合わせ方法や半導体装置のパッケージに際しての制約が
なくなり都合がよい。具体的には、たとえば平坦化層４
８および支持基板５０を必ずしも導電性のある材質の薄
膜あるいは基板で構成する必要がなくなると共に、支持
基板の接着をＢＰＳＧなどの材質の薄膜を介して低温接
着で行えるなどの工程変更が容易となる。また、パッケ
ージとしても、ダイパッドを用いないリード・オン・チ
ップなどの構造が採用できる。
【００２２】
【発明の効果】以上説明してきたように、本発明によれ
ば、キャパシタがアレイ状に形成されるセル領域以外の
非セル領域に、当該キャパシタの一部を構成する蓄積ノ
ードと同一材質で略同一厚さのダミーパターン層が形成
してあるので、キャパシタ容量の増大化に伴い蓄積ノー
ドの厚さが増大したとしても、セル領域と非セル領域と
の境界部で、強段差が形成されなくなり、平坦化層によ
る平坦化が容易となる。その結果、平坦化層と支持基板
との接着面に気泡が生じなくなり、接着強度も向上す
る。したがって、本発明に係る半導体装置の構造は、Ｄ
ＲＡＭのように、メモリセルの高密度化に伴ってキャパ
シタの容量を増大させる必要のある半導体装置に好適に
用いることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の要部概略
断面図である。
【図２】同実施例の半導体装置の製造過程を示す概略断
面図である。
【図３】同実施例の半導体装置の製造過程を示す概略断
面図である。
【図４】同実施例の半導体装置の製造過程を示す概略断
面図である。
【図５】同実施例の半導体装置の製造過程を示す概略断
面図である。
【図６】本発明の他の実施例に係る半導体装置の要部概
略断面図である。
【図７】本発明のさらにその他の実施例を示す半導体装
置の要部概略断面図である。
【図８】従来例に係る半導体装置の要部概略断面図であ
る。
【符号の説明】
３０…半導体層 ３２…絶縁膜層 ３３…コンタクトホール ３４…キャパシタ用蓄積ノード ３５…ダミーパターン層 ３６…ゲート電極層 ３８…ゲート絶縁層 ３７…電極層 ３９…コンタクトホール ４４…キャパシタ用絶縁薄膜層 ４６…キャパシタ用セルプレート層 ４８…平坦化層 ５０…支持基板 ６０…接続用孔

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体層の下部にキャパシタが所定間隔
    でアレイ状に配列してあり、キャパシタの下方に平坦化
    層を介して支持基板が張り合わしてある半導体装置にお
    いて、 上記キャパシタがアレイ状に形成されるセル領域以外の
    非セル領域に、当該キャパシタの一部を構成する蓄積ノ
    ードと同一材質で略同一厚さのダミーパターン層が形成
    してあることを特徴とする半導体装置。
  2. 【請求項２】 上記ダミーパターン層は、グランドレベ
    ルから電源電圧の範囲内の一定電位に固定してある請求
    項１に記載の半導体装置。
  3. 【請求項３】 上記ダミーパターン層は、上記蓄積ノー
    ドに対してキャパシタ用絶縁薄膜層を介して積層される
    セルプレート層に対し電気的に接続してあることを特徴
    とする請求項１に記載の半導体装置。
JP04035687A 1992-01-27 1992-01-27 半導体装置 Expired - Lifetime JP3141486B2 (ja)

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