NL8800953A - Werkwijze voor het vervaardigen van een halfgeleiderlichaam. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderlichaam. Download PDF

Info

Publication number
NL8800953A
NL8800953A NL8800953A NL8800953A NL8800953A NL 8800953 A NL8800953 A NL 8800953A NL 8800953 A NL8800953 A NL 8800953A NL 8800953 A NL8800953 A NL 8800953A NL 8800953 A NL8800953 A NL 8800953A
Authority
NL
Netherlands
Prior art keywords
support body
semiconductor
thickness
main surface
polished
Prior art date
Application number
NL8800953A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8800953A priority Critical patent/NL8800953A/nl
Priority to EP89200875A priority patent/EP0337556B1/en
Priority to DE89200875T priority patent/DE68910368T2/de
Priority to JP1089865A priority patent/JPH01312828A/ja
Priority to US07/336,170 priority patent/US5028558A/en
Priority to KR1019890004879A priority patent/KR890016637A/ko
Publication of NL8800953A publication Critical patent/NL8800953A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Weting (AREA)
  • Light Receiving Elements (AREA)

Description

r
A
PHN 12.520 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting bevattende tenminste een schijfvormig dragerlichaam en een schijfvormig monokristallijn halfgeleiderlichaam, waarbij van beide lichamen tenminste één 5 hoofdvlak vlak en optisch glad wordt gemaakt, welke beide lichamen met hun vlakke hoofdvlakken in onderling kontakt worden gebracht ter verkrijging van een blijvende verbinding waarna vervolgens het halfgeleiderlichaam wordt dungemaakt.
Een dergelijke werkwijze is bekend uit de op 21 januari, 10 1987 gepubliceerde Europese octrooiaanvrage 209173.
De uitvinding is onder andere gericht op het verkrijgen van monokristallijne lagen op een isolator met name de uitvoering genoemd SOI (silicium op isolator). Halfgeleidende lagen op een isolator staan in de halfgeleidertechniek sterk in de belangstelling. Bij SOI 15 kunnen namelijk dunne halfgeleidende lagen bij uitstek worden toegepast voor het verkrijgen van halfgeleiderinrichtingen met zeer gunstige prestaties. Deze prestaties zijn onder andere te danken aan het feit dat verstoringen in de drager onder deze laag, bijvoorbeeld veroorzaakt tengevolge van uitwendige straling, geen invloed hebben op de werking 20 van een halfgeleiderinrichting, hetgeen wel het geval zal zijn, als het halfgeleiderlichaam zelf als drager fungeert (SOI is stralingshard). Ook treden bij dunne halfgeleidende lagen geen omloopstromen op rondom in deze lagen aangebrachte halfgeleiderinrichtingen (latch up).
De in de Europese octrooiaanvrge 209173 geopenbaarde 25 werkwijze leidt in het algemeen tot goede resultaten. Er is evenwel een groeiende behoefte om bij silicium op isolator te komen tot een halfgeleiderlaag met een submicron precisie wat betreft vlakheid en evenwijdigheid van de hoofdvlakken van de laag. Voorts bestaat een streven te komen tot een volkomen gelijkmatige laagdikte van nauwkeurig 30 bepaalde grootte.
Er zijn twee soorten bewerkingstechnieken gebruikelijk voor het vlak en glad maken van een halfgeleiderlichaam.
,8800953 T» 4 ΡΗΝ 12.520 2
Een eerste techniek is puur mechanisch (slijpen of polijsten met losse korrel), waarbij een hoge precisie ten aanzien van vlakheid, gladheid en evenwijdigheid kan worden bereikt. Met deze techniek, die geschikt is voor sub-micron precisie, kan evenwel 5 oppervlakteschade en kristalverstoring onder het oppervlak niet worden voorkomen. Voor het halfgeleiderlichaam waarin geïntegreerde schakelingen moeten worden gevormd zijn deze beschadigingen en kristalverstoringen niet toelaatbaar.
Een tweede methode van vlak en glad maken van een 10 halfgeleiderplak is een tribochemische ofwel mechanochemische techniek. Met deze methode wordt een schadevrij oppervlak verkregen en treden geen kristalverstoringen onder het oppervlak op. De geometrische precisie is bij deze techniek evenwel relatief gering, er treden afwijkingen op micronschaal op.
15 De uitvinding beoogt een werkwijze te verschaffen waarmee een uiterst grote geometrische nauwkeurigheid wordt verkregen vooral wat betreft de vlakheid en de evenwijdigheid van de hoofdvlakken van de halfgeleiderlaag (sub-micron-precisie) en waarbij het oppervlak schadevrij is en kristalverstoringen in de halfgeleiderlaag worden 20 vermeden.
De werkwijze van de in de aanhef genoemde soort heeft het kenmerk, dat het dragerlichaam tijdelijk wordt verbonden met een steunlichaam dat nauwkeurig vlakke en evenwijdige hoofdvlakken vertoont en waarvan de dikte tenminste 1/8 van de grootste afmeting van het 25 dragerlichaam is, dat het vrije hoofdvlak van het dragerlichaam mechanisch wordt gepolijst tot een precisie van tenminste 1/2 pm vlak, dat het dragerlichaam van het steunlichaam wordt losgenomen en het gepolijste hoofdvlak tijdelijk met het steunlichaam wordt verbonden, dat het andere hoofdvlak van het dragerlichaam mechanisch wordt 30 gepolijst tot een precisie van tenminste 1/2 pm vlak en een evenwijdigheid tussen de hoofdvlakken van tenminste 1/2 pm (maximale dikteafwijking tussen de hoofdvlakken), dat nadat het halfgeleiderlichaam met een hoofdvlak blijvend is verbonden met een hoofdvlak van het dragerlichaam, het halfgeleiderlichaam mechanisch 35 wordt geslepen tot een dikte van tenminste 50 pm groter dan de gewenste uiteindelijke laagdikte, dat vervolgens alternerend mechanisch wordt gepolijst en tribochemisch wordt gepolijst met hier als laatste een .8800953 Γ r ί % ΡΗΚ 12.520 3 mechanische polijststap, tot een dikte van ongeveer 10 pm meer dan de uiteindelijk gewenste laagdikte en dat daarna nog een tribochemisch polijststap wordt uitgevoerd, tot de gewenste laagdikte van het halfgeleiderlichaam is bereikt.
5 De toepassing van het steunlichaam met een voldoende dikte maakt het mogelijk, dat de grote geometrische precisie van vlakheid en van evenwijdigheid van de hoofdvlakken van het dragerlichaam kan worden bereikt. Het mechanisch polijsten met losse korrel geeft een grote maat en vormnauwkeurigheid. Het optreden van eventuele 10 kristalverstoringen onder het oppervlak is voor de werking als dragerlichaam niet nadelig als er spanningsevenwicht in de plak is, hetgeen kan worden verkregen door beiden hoofdvlakken dezelfde bewerking te geven, zodat kromtrekken wordt voorkomen.
Nadat het halfgeleiderlichaam blijvend met het 15 dragerlichaam is verbonden, wordt het halfgeleiderlichaam dungemaakt.
Door toepassing van de werkwijze volgens de uitvinding wordt een grote geometrische precisie verkregen. Deze grote precisie wordt in hoofdzaak bereikt door de mechanische slijp- en polijststappen. Met het tribochemisch polijsten worden eventuele kristalverstoringen weggewerkt, 20 zonder dat de precisie noemenswaard verloren gaat. De combinatie van deze technieken leidt tot optimale geometrische precisie en verstoringsvrij oppervlak, waarbij de uiteindelijke halfgeleiderlaag uiterst gelijkmatig in. dikte is.
Deze en verdere uitvoeringsvormen van de uitvinding 25 zullen aan de hand van een in de tekening weergegeven uitvoeringsvoorbeeld nader worden toegelicht. In de tekening toont:
Figuur 1 een aanzicht van het steunlichaam en het dragerlichaam, voordat het dragerlichaam is bevestigd,
Figuur 2 een aanzicht van het dragerlichaam bevestgd aan 30 het steunlichaam,
Figuur 3 het steunlichaam met daaraan bevestigd het bewerkte dragerlichaam, waarboven het nog niet bewerkte halfgeleiderlichaam is weergegeven en,
Figuur 4 de losgenomen dragerschijf met de blijvend erop 35 bevestigde halfgeleiderlaag.
In figuur 1 is een steunlichaam 1 getoond, waarop een dragerlichaam 2 wordt bevestigd, ter verdere bewerking. Het steunlichaam 8800953 4 PHN 12.520 4 1 bestaat bij voorkeur uit kwartsglas. Dit is verkrijgbaar in uitvoeringen met een grote geometrische precisie; de hoofdvlakken zijn zeer nauwkeurig evenwijdig en perfect vlak. De dikte van het steunlichaam 1 bedraagt tenminste 1/8 van de grootste afmeting van het 5 dragerlichaam 2; het dragerlichaam is meestal gevormd als een cilindrische schijf. Door de relatief grote dikte van het steunlichaam zal zijn vorm niet aan verandering onderhevig zijn bij bewerkingsstappen aan het dragerlichaam 2.
Het dragerlichaam 2 wordt bij voorkeur met behulp van een 10 kit met het steunlichaam verbonden. Als in het steunlichaam groeven 3 van geringe diepte worden aangebracht zal, bij het aandrukken van het dragerlichaam op het steunlichaam, het meerendeel van de kit in de groeven 3 worden opgenomen. De kit, die bijvoorbeeld kan bestaan uit bijenwas met een vulmiddel (AI2O3 of CaCo^) kan warm worden 15 aangebracht. Bij afkoelen krimpt de kit en trekt daarbij het dragerlichaam vast tegen het steunlichaam. Zo nodig wordt het dragerlichaam onder enige druk gehouden tijdens het afkoelen van de kit.
Het dragerlichaam kan ook op andere wijze met het steunlichaam worden verbonden. In het bovenvlak van het steunlichaam kan 20 bijvoorbeeld een ringvormige groef worden aangebracht, waarvan de diameter iets kleiner is dan de diameter van het dragerlichaam en waarvan de loodrechte doorsnede slechts enkele microns bedraagt. Via een inwendig kanaal in het steunlichaam kan in de ringvormige groef vacuüm gezogen worden.
25 Het dragerlichaam 2 kan bestaan uit een, in de handel verkrijgbare halfgeleiderschijf met één of twee gepolijste hoofdvlakken. De vlakheid van deze schijven voldoet niet aan eisen voor microprecisie, evenmin als de evenwijdheid van de hoofdvlakken.
Een eerste stap in de werkwijze volgens de uitvinding is, 30 een dragerlichaam 2 te verkrijgen met volkomen gladde en vlakke hoofdvlakken, die tevens volkomen evenwijdig aan elkaar zijn. Het dragerlichaam 2 wordt met één van zijn hoofdvlakken aan het steunlichaam bevestigd, bijvoorbeeld op de hierboven aangegeven wijzen zoals getoond in figuur 2. Vervolgens wordt het andere hoofdvlak 35 mechanisch gepolijst. Dit mechanisch polijsten gebeurt bijvoorbeeld met behulp van alpha-A^Oj-poeder in water, op een polijstondergrond die bestaat uit pek. De korrelgrootte van het alpha-A^O^-poeder kan bij . 880 0953 w PHN 12.520 5 dit voorpolijsten 0,3 pm bedragen. Napolijsten kan geschieden met betha-A^Og-poeder met een korrelgroote van 0,05 pm, Er wordt ongeveer 10-25 pm gepolijst; het gepolijste hoofdvlak is nu volkomen evenwijdig aan het steunvlak.
5 Nadat het dragerlichaam is losgenomen van het steunlichaam wordt het gepolijste hoofdvlak aan het steunlichaam bevestigd en wordt het andere hoofdvlak op soortgelijke wijze gepolijst. Na deze bewerking is een dragerlichaam verkregen met evenwijdige hoofdvlakken; de afwijking in dikte is minder dan 1/2 pm 10 gezien over het totale dragerlichaam, dat bijvoorbeeld een diameter van 10 cm heeft. De gladheid is zodanig, dat afwijkingen van de gemiddelde waarde kleiner zijn dan 50 8, bij voorkeur kleiner dan 5 8.
Figuur 3 toont het steunlichaam 1 met het ermee verbonden dragerlichaam 2 en daarboven het halfgeleiderlichaam 4, in dit geval 15 voorzien van een dunne laag 5 van siliciumoxyde. De dikte van de halfgeleiderschijf bedraagt gewoonlijk 525 pm bij een diameter van 10 cm. De oxydelaag kan een dikte van 1 pm hebben. De halfgeleiderschijf 4 wordt met zijn van oxyde voorziene hoofdvlak star verbonden met het dragerlichaam. De te verbinden hoofdvlakken moeten daarbij volkomen 20 schoon en stofvrij zijn. De verbinding van de hoofdvlakken gebeurt bij voorkeur door middel van aansprengen. Dit is een van der Waals binding die wordt opgeroepen door dipoolkrachten van beide oppervlakken. Een voorbeeld is beschreven in EP 209173.
De halfgeleiderplak 4 moet nu worden dungemaakt en wel 25 tot een geringe dikte die overal uiterst nauwkeurig gelijk moet zijn.
Onder het uiteindelijke oppervlak mogen daarbij geen kristalverstpringen optreden. Begonnen kan worden met mechanisch slijpen tot een dikte van bijvoorbeeld 50 pm. Hierbij wordt een oppervlak verkregen dat voldoet aan hoge geometrische precisie. Het mechanisch slijpen geschiedt, ter 30 verkrijging van deze grote nauwekeurigheid, met bijvoorbeeld siliciumcarbide korrels in een waterige oplossing. In dit stadium zijn er onder het oppervlak beschadigingen aanwezig; het zijn kristalverstoringen waarvan de schadediepte afhankelijk is van de gebruikte korrel. Deze diepte kan wel 25 pm bedragen.
35 In een volgende stap wordt met behulp van tribochemisch polijsten de oppervlakteschade weggepolijst. Het tribochemisch polijsten geschiedt bijvoorbeeld met SiOj-korreltjes met een gemiddelde .8800953
-J
«» PHN 12.520 6 korrelgroote van 30 nm in een NaOH oplossing met een zuurgraad tussen 10 en 11. De polijstdruk kan bijvoorbeeld 300-500 gr/cm^ bedragen. Nadat ongeveer de schadediepte is weggepolijst is een dikte van bijvoorbeeld 25 pm bereikt. Het oppervlak is nu schadevrij, maar er is ingeboet aan 5 geometrische precisie. De afwijking van de evenwijdigheid bedraagt nu bijvoorbeeld 1 pm of nog iets meer.
Vervolgens wordt weer mechanisch bewerkt, maar nu wordt een polijstmethode toegepast met geringste oppervlakteschade. De schadediepte bedraagt daarbij maximaal 5 pm. Dit fijnpolijsten kan 10 worden uitgevoerd met polijstpoeder Al203 met een korrelgroote van 0,05 pm in waterige oplossing. Als ondergrond kan een polishing chemotextile, bijvoorbeeld bekend onder de merknaam PAN-W worden gebruikt; er wordt een druk toegepast van 100-150 gr/cnr en er wordt bij voorkeur roterend gewerkt op een dubbel excentrische polijstmachine 15 met een rotatieverschil van 25%. Dit fijnpolijsten, waarmee weer een zeer grote geometrische precisie wordt bereikt, kan worden voortgezet tot de dikte van de halfgeleiderschijf ongeveer 10 pm bedraagt.
De laatste polijstfase geschiedt tribochemisch, op soortelijke wijze als boven is beschreven, nu tot een dikte van de 20 halfgeleiderlaag van bijvoorbeeld 5 pm. Door de geringe afname van materiaal wordt de geometrische precisie niet wezenlijk meer beïnvloedt.
Met welke polijststap wordt begonnen, is in principe niet van belang. De mechanische stappen zorgen voor grote geometrische 25 precisie; de laatste polijststap is een tribochemische waarbij oppervlakteschade geheel wordt weggenomen.
De drager met de dunne halfgeleiderschijf wordt nu losgenomen van het steunlichaam. Er is nu een samenstel van componenten verkregen (zie figuur 4) met een halfgeleiderlichaam waarin 30 geïntegreerde circuits in silicium op isolator kunnen worden vervaardigd. Voor de overzichtelijkheid zijn de dikteafmetingen niet op schaal.
Als voorbeeld werd de halfgeleiderlaag tot een dikte van 5 pm bewerkt. Het is ook mogelijk om zeer nauwkeurig een geringere 35 laagdikte te bereiken. Daartoe wordt eerst aan de laag (die ongeveer 5 pm dik is) een nauwkeurige diktemeting uitgevoerd. Daarna wordt het oppervlak thermisch geoxydeerd gedurende een vast te stellen tijd.
.8800953 u a PHN 12.520 7..-
Vervolgens wordt het gevormde silicumoxyde met een etsproces (bijvoorbeeld in een HF-oplossing) weggenomen, waarmede een exact voorgeschreven dikte van de halfgeleiderlaag is te realiseren.
Er zijn varianten mogelijk van het beschreven 5 uitvoeringsvoorbeeld, waarbij de uitvindingsgedachte van toepassing blijft. De dikte van het steunlichaam is tenminste 1/8 van de diameter van het dragerlichaam. In de praktijk is een verhouding 1/4 zeer gunstig gebleken. De tijdelijke bevestiging van het dragerlichaam geschiedt bij voorkeur op de aangegeven wijzen, maar kan, indien gewenst, ook op een 10 andere manier worden uitgevoerd.
De blijvende bevestiging van het halfgeleiderlichaam aan het dragerlichaam kan, in afwijking van het hiervoor beschrevene, ook geschieden met het van het steunlichaam losgenomen dragerlichaam. Het aansprengen kan dan gemakkelijker worden gemechaniseerd. De combinatie 15 moet voor het dunmaken van de halfgeleiderplak daarna echter weer met het steunlichaam worden verbonden. De precisie van het terugplaatsen op het steunlichaam moet daarbij groot zijn.
Het dragerlichaam 2 kan bijvoorbeeld uit kwartsglas bestaan. Het is ook gunstig een dragerlichaam van silicium te kiezen, 20 bij voorkeur monokristallijn silicium. Het dragerlichaam zowel als het halfgeleiderlichaam kunnen eventueel zijn gedoteerd, waarbij iedere gewenste dotering tot de mogelijkheden behoort en de dotering zowel van gelijk als van tegengesteld type (p en n) kan zijn.
Een voorbeeld van toepassing is weergegeven in L'Onde 25 Electrigue, het artikel "Solid state image sensors for electronic readout of image tubes", November 1987, Vol. 67, biz. 99-107, zie de electronic mode weergegeven in figuur 3. De daar getoonde uitvoering kan met voordeel worden vervaardigd op de wijze als hiervoor beschreven.
Het halfgeleiderlichaam kan functioneel verschillende 30 eigenschappen hebben, bijvoorbeeld elektrische maar ook optische (laser) of opto-elektrische.
Het dragerlichaam heeft een zeer grote geometrische precisie, dank zij het mechanische polijstproces. Indien gewenst kan ook de door dit polijstproces optredende schadediepte aan het dragerlichaam 35 worden weggenomen met behulp van een tribochemische handeling.
Het dragerlichaam kan bestaan uit materiaal met specifieke eigenschappen, bijvoorbeeld magnetische, magneto-optische, .8800953 PHN 12.520 8 •a -¾ fotorefractieve, piezo-elektrische of opto-elektrische.
Tussen het dragerlichaam en het halfgeleiderlichaam kan daarbij een chemische barrière gewenst zijn. Hiervoor kan bijvoorbeeld gekozen worden een silicium-nitridelaag, die ingebed is tussen twee 5 siliciumoxydelagen.
Het halfgeleiderlichaam kan reeds voorzien zijn van actieve elektronische elementen. Een hoofdvlak kan geplanariseerd zijn, zodanig dat aansprengen op het dragerlichaam mogelijk is. De werkwijze als beschreven kan ook in zulke gevallen worden toegepast, als het van 10 actieve elementen voorziene geplanariseerde hoofdvlak wordt verbonden met een hoofdvlak van het dragerlichaam.
.8800953

Claims (6)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting bevattende tenminste een schijfvormig dragerlichaam en een schijfvormig monokristallijn halfgeleiderlichaam, waarbij van beide lichamen tenminste één hoofdvlak vlak en optisch 5 glad wordt gemaakt, welke beide lichamen met hun vlakke hoofdvlakken in onderling kontakt worden gebracht ter verkrijging van een blijvende verbinding waarna vervolgens het halfgeleiderlichaam wordt dungemaakt, met het kenmerk, dat het dragerlichaam tijdelijk wordt verbonden met een steunlichaam dat nauwkeurig vlakke en evenwijdige hoofdvlakken vertoont 10 en waarvan de dikte tenminste 1/8 van de grootste afmeting van het dragerlichaam is, dat het vrije hoofdvlak van het dragerlichaam mechanisch wordt gepolijst tot een precisie van tenminste 1/2 pm vlak, dat het dragerlichaam van het steunlichaam wordt losgenomen èn het gepolijste hoofdvlak tijdelijk met het steunlichaam wordt verbonden, 15 dat het anderé hoofdvlak van het dragerlichaam mechanisch wordt gepolijst tot een precisie van tenminste 1/2 pm vlak en een evenwijdigheid tussen de hoofdvlakken van tenminste 1/2 pm, dat nadat het halfgeleiderlichaam met een hoofdvlak blijvend is verbonden met een hoofdvlak van het dragerlichaam, liet 20 halfgeleiderlichaam mechanisch wordt geslepen tot een dikte van tenminste 50 pm groter dan de gewenste uiteindelijké laagdikte, dat vervolgens alternerend tribochemich wordt gepolijst en mechanisch wordt gepolijst tot een dikte van ongeveer 10 pm boven de uiteindelijk gewenste laagdikte en dat daarna tribochemisch wordt gepolijst tot de 25 gewenste laagdikte van het halfgeleiderlichaam is bereikt.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de dikte van de halfgeleiderlaag nog verder wordt verkleind, door na meten van de dunne halfgeleiderlaag thermisch te oxyderen tot een nauwkeurig bepaalde diepte en het thermisch oxyde vervolgens selectief weg te etsen.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat het steunlichaam is gevormd uit kwarts, dat het dragerlichaam is gevormd uit een materiaal dat halfgeleidende, magnetische, piëzo-elektrische, fotorefractieve of elektro-optische eigenschappen heeft, dan wel een combinatie daarvan.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat het monokristallijne halfgeleiderlichaam op het met het dragerlichaam te verbinden hoofdvlak is voorzien van een siliciumoxydelaag, vervolgens ,8800953 3 PHN 12.520 10 eén siliciumnitridelaag en tenslotte van een siliciumoxydelaag.
5- Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat het steunlichaam is gevormd uit kwarts, dat het dragerlichaam is gevormd uit kwarts en dat het monokristallijne halfgeleiderlichaam op het met 5 het dragerlichaam te verbinden hoofdvlak is voorzien van een siliciumoxydelaag.
6. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat het steunlichaam is gevormd uit kwarts, dat het dragerlichaam is gevormd uit een optisch transparant materiaal en dat het halfgeleiderlichaam, 10 vóór het verbinden, aan de zijde van het te verbinden hoofdvlak is voorzien van actieve halfgeleiderelementen en het hoofdvlak is geplanariseerd. . 8800953
NL8800953A 1988-04-13 1988-04-13 Werkwijze voor het vervaardigen van een halfgeleiderlichaam. NL8800953A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8800953A NL8800953A (nl) 1988-04-13 1988-04-13 Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
EP89200875A EP0337556B1 (en) 1988-04-13 1989-04-07 Method of manufacturing a semiconductor body
DE89200875T DE68910368T2 (de) 1988-04-13 1989-04-07 Verfahren zum Herstellen eines Halbleiterkörpers.
JP1089865A JPH01312828A (ja) 1988-04-13 1989-04-11 半導体の製造方法
US07/336,170 US5028558A (en) 1988-04-13 1989-04-11 Method of manufacturing a silicon on insulator semiconductor
KR1019890004879A KR890016637A (ko) 1988-04-13 1989-04-13 반도체 본체 제작방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8800953 1988-04-13
NL8800953A NL8800953A (nl) 1988-04-13 1988-04-13 Werkwijze voor het vervaardigen van een halfgeleiderlichaam.

Publications (1)

Publication Number Publication Date
NL8800953A true NL8800953A (nl) 1989-11-01

Family

ID=19852120

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8800953A NL8800953A (nl) 1988-04-13 1988-04-13 Werkwijze voor het vervaardigen van een halfgeleiderlichaam.

Country Status (6)

Country Link
US (1) US5028558A (nl)
EP (1) EP0337556B1 (nl)
JP (1) JPH01312828A (nl)
KR (1) KR890016637A (nl)
DE (1) DE68910368T2 (nl)
NL (1) NL8800953A (nl)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160560A (en) * 1988-06-02 1992-11-03 Hughes Aircraft Company Method of producing optically flat surfaces on processed silicon wafers
NL8802028A (nl) * 1988-08-16 1990-03-16 Philips Nv Werkwijze voor het vervaardigen van een inrichting.
JPH0719737B2 (ja) * 1990-02-28 1995-03-06 信越半導体株式会社 Ｓ０１基板の製造方法
EP0444943B1 (en) * 1990-02-28 1997-05-21 Shin-Etsu Handotai Company Limited A method of manufacturing a bonded wafer
JPH0719738B2 (ja) * 1990-09-06 1995-03-06 信越半導体株式会社 接合ウェーハ及びその製造方法
JP2812405B2 (ja) * 1991-03-15 1998-10-22 信越半導体株式会社 半導体基板の製造方法
DE4115046A1 (de) * 1991-05-08 1992-11-12 Fraunhofer Ges Forschung Direktes substratbonden
SE469863B (sv) * 1991-10-15 1993-09-27 Asea Brown Boveri Halvledarkomponent, halvledarskiva för framställning av halvledarkomponent samt förfarande för framställning av sådan halvledarskiva
EP0547684A3 (en) * 1991-12-18 1996-11-06 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor body comprising a carrier wafer and a monocrystalline semiconducting top layer
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
JPH05235312A (ja) * 1992-02-19 1993-09-10 Fujitsu Ltd 半導体基板及びその製造方法
US5366924A (en) * 1992-03-16 1994-11-22 At&T Bell Laboratories Method of manufacturing an integrated circuit including planarizing a wafer
JPH06124913A (ja) * 1992-06-26 1994-05-06 Semiconductor Energy Lab Co Ltd レーザー処理方法
US5647932A (en) * 1993-05-18 1997-07-15 Matsushita Electric Industrial Co., Ltd. Method of processing a piezoelectric device
US5354717A (en) * 1993-07-29 1994-10-11 Motorola, Inc. Method for making a substrate structure with improved heat dissipation
US5637802A (en) 1995-02-28 1997-06-10 Rosemount Inc. Capacitive pressure sensor for a pressure transmitted where electric field emanates substantially from back sides of plates
US6484585B1 (en) 1995-02-28 2002-11-26 Rosemount Inc. Pressure sensor for a pressure transmitter
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
FR2733631B1 (fr) * 1995-04-25 1997-05-30 Thomson Csf Semiconducteurs Procede de fabrication de detecteurs infrarouge a base de gainas
US5985728A (en) * 1995-09-01 1999-11-16 Elantec Semiconductor, Inc. Silicon on insulator process with recovery of a device layer from an etch stop layer
US5681775A (en) * 1995-11-15 1997-10-28 International Business Machines Corporation Soi fabrication process
WO1997033716A1 (en) 1996-03-13 1997-09-18 Trustees Of The Stevens Institute Of Technology Tribochemical polishing of ceramics and metals
JP3358549B2 (ja) 1998-07-08 2002-12-24 信越半導体株式会社 半導体ウエーハの製造方法ならびにウエーハチャック
US6561038B2 (en) 2000-01-06 2003-05-13 Rosemount Inc. Sensor with fluid isolation barrier
US6520020B1 (en) 2000-01-06 2003-02-18 Rosemount Inc. Method and apparatus for a direct bonded isolated pressure sensor
CN1151367C (zh) 2000-01-06 2004-05-26 罗斯蒙德公司 微机电系统(mems)用的电互联的晶粒生长
US6505516B1 (en) 2000-01-06 2003-01-14 Rosemount Inc. Capacitive pressure sensing with moving dielectric
US6508129B1 (en) 2000-01-06 2003-01-21 Rosemount Inc. Pressure sensor capsule with improved isolation
US6848316B2 (en) * 2002-05-08 2005-02-01 Rosemount Inc. Pressure sensor assembly
WO2003098632A2 (en) * 2002-05-16 2003-11-27 Nova Research, Inc. Methods of fabricating magnetoresistive memory devices
US6780733B2 (en) * 2002-09-06 2004-08-24 Motorola, Inc. Thinned semiconductor wafer and die and corresponding method
US7060592B2 (en) * 2004-09-15 2006-06-13 United Microelectronics Corp. Image sensor and fabricating method thereof
JP5096556B2 (ja) * 2007-04-17 2012-12-12 アイメック 基板の薄層化方法
KR101046060B1 (ko) * 2008-07-29 2011-07-01 주식회사 동부하이텍 이미지센서 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1577469A1 (de) * 1966-05-24 1970-05-06 Siemens Ag Verfahren zum Herstellen von Halbleiterscheiben gleichmaessiger Dicke durch mechanische Oberflaechenbearbeitung
US4004046A (en) * 1972-03-30 1977-01-18 Motorola, Inc. Method of fabricating thin monocrystalline semiconductive layer on an insulating substrate
US4050979A (en) * 1973-12-28 1977-09-27 Texas Instruments Incorporated Process for thinning silicon with special application to producing silicon on insulator
US3922393A (en) * 1974-07-02 1975-11-25 Du Pont Process for polishing silicon and germanium semiconductor materials
NL7511804A (nl) * 1975-10-08 1977-04-13 Du Pont Werkwijze om eenkristallen te polijsten.
US4321747A (en) * 1978-05-30 1982-03-30 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a solid-state image sensing device
JPS58106883A (ja) * 1981-12-18 1983-06-25 Sony Corp 複合基板の製造方法
JPS5935429A (ja) * 1982-08-12 1984-02-27 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 半導体ウエハの製造方法
JPS6051700A (ja) * 1983-08-31 1985-03-23 Toshiba Corp シリコン結晶体の接合方法
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
JP2559700B2 (ja) * 1986-03-18 1996-12-04 富士通株式会社 半導体装置の製造方法
NL8700033A (nl) * 1987-01-09 1988-08-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator.
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
US4851078A (en) * 1987-06-29 1989-07-25 Harris Corporation Dielectric isolation process using double wafer bonding
US4897362A (en) * 1987-09-02 1990-01-30 Harris Corporation Double epitaxial method of fabricating semiconductor devices on bonded wafers
US4851366A (en) * 1987-11-13 1989-07-25 Siliconix Incorporated Method for providing dielectrically isolated circuit

Also Published As

Publication number Publication date
EP0337556A1 (en) 1989-10-18
KR890016637A (ko) 1989-11-29
EP0337556B1 (en) 1993-11-03
US5028558A (en) 1991-07-02
DE68910368D1 (de) 1993-12-09
JPH01312828A (ja) 1989-12-18
DE68910368T2 (de) 1994-05-11

Similar Documents

Publication Publication Date Title
NL8800953A (nl) Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
NL8802028A (nl) Werkwijze voor het vervaardigen van een inrichting.
JP3352896B2 (ja) 貼り合わせ基板の作製方法
US5340435A (en) Bonded wafer and method of manufacturing it
US5266824A (en) SOI semiconductor substrate
WO2006054024A2 (fr) Amincissement d'une plaquette semiconductrice
US5160560A (en) Method of producing optically flat surfaces on processed silicon wafers
CA2001934C (en) Rod assembly for manufacturing large wafers for electronic devices
JPH05253835A (ja) 半導体本体の製造方法
FR2858875A1 (fr) Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse
JP2001501368A (ja) 接着した半導体基板の平坦化方法
TW202145301A (zh) 基板晶圓之製造方法及基板晶圓
US5597410A (en) Method to make a SOI wafer for IC manufacturing
JPH07183477A (ja) 半導体基板の製造方法
CN111599676A (zh) 基于多层膜沉积工艺的亚纳米级线宽标准样片的制备方法
FR2939151A1 (fr) Lingots formes d'au moins deux lingots elementaires, un procede de fabrication et une plaquette qui en est issue
JPS62264864A (ja) 基体の研摩方法
CN111390750A (zh) 晶片面型加工装置
JP2001110765A (ja) 高精度ウェーハとその製造方法
Haisma et al. Frameworks for direct bonding
JP2003151939A (ja) Ｓｏｉ基板の製造方法
JPS63237408A (ja) 半導体デバイス用基板
JPH03228326A (ja) 半導体装置の製造方法
JPH07123136B2 (ja) 埋込誘電体層を有する半導体基板の製造方法
JPH05127124A (ja) 光アイソレータ

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed