JP5096556B2 - 基板の薄層化方法 - Google Patents

基板の薄層化方法

Info

Publication number
JP5096556B2
JP5096556B2 JP2010503458A JP2010503458A JP5096556B2 JP 5096556 B2 JP5096556 B2 JP 5096556B2 JP 2010503458 A JP2010503458 A JP 2010503458A JP 2010503458 A JP2010503458 A JP 2010503458A JP 5096556 B2 JP5096556 B2 JP 5096556B2
Authority
JP
Japan
Prior art keywords
wafer
carrier
ttv
thickness
thinning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010503458A
Other languages
English (en)
Other versions
JP2010525561A (ja
Inventor
ヒカルド・コトリン・テイシェイラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Katholieke Universiteit Leuven
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Katholieke Universiteit Leuven
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Katholieke Universiteit Leuven, Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Katholieke Universiteit Leuven
Publication of JP2010525561A publication Critical patent/JP2010525561A/ja
Application granted granted Critical
Publication of JP5096556B2 publication Critical patent/JP5096556B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

本発明は、半導体処理技術において、ウエハまたは基板を薄層化する分野に関する。
ウエハの研削(grinding)が、半導体産業において、ウエハ作製中に厚さを低減するために使用される。インゴットからの最初の切り出しに続いて、デバイス作製に必要とされる鏡面状で、低粗さの表面を得る一連の工程が行われる。それらの工程の1つは、粗いワイヤソープロファイルの機械的な除去や表面の平坦化を含み、ラッピングや研削により行われる。最後の研磨工程(機械的および/または化学的)が、欠陥の無い表面仕上げを行うために続いて行われる。
低コスト(即ち、処理に要求される速度と研磨スラリーの不足)と、比較的少ない量のダメージ形成のために、例えば携帯電話のメモリのようなスマートカードとシステムスタッキングのようなアプリケーションのためのマイクロエレクトロデバイスの作製後に、ウエハ/ダイの薄層化の要求を満たすために研削プロセスが選択される。マイクロエレクトロデバイスの作製後の裏面研削は、半導体産業において、50μmまでのダイの薄層化を行うために広く使用される。
しかしながら、この厚さの範囲(<100μm)では、ウエハは撓みやすくなり、薄いデバイスウエハの機械的なサポートをするために、キャリア(例えば、Siまたはガラスウエハまたはバックグラインドテープ(BGテープ))が使用される。デバイスウエハは、一時的な接着層(例えばワックス、樹脂、または接着テープ)を用いて、または静電力を用いて、キャリアに接着される。薄層化プロセスおよびこれに続く処理工程の要求に応じて、多くの製品がこのために入手可能である。キャリアおよび接着層を使用する問題は、キャリアまたは接着層の不均一性が、薄層化または研削プロセス中にウエハに移り、これにより薄層化されたデバイスウエハの全厚さばらつき(TTV:total thickness variation)を増加させることである。
異なる技術がウエアの薄層化のために使用されるが、全てが多くの欠点を有する。US2006046433は、リソグラフィおよびエッチングのような他の方法を用いた、半導体ウエハを薄層化するための個々のキャリアの準備について開示する。キャリアを準備するこの短所は、それぞれの個々のキャリアウエハを、その特別のデバイスウエハに調整しなければならないことである。
WO9809804は、厚さのばらつきを低減するために、選択性エッチング(ウエットまたはドライ)により接着された半導体基板を平坦化するプロセスを開示する。この平坦化プロセスの短所は、個々のウエハが独立して分析され処理されなければならないことである。
JP9117859は、非常に薄い厚さ(<50μm)に石英を薄層化する研磨方法を開示する。しかしながら、専用のプロセス、即ち、デバイスウエハ上でレジストをスピニングおよびリソグラフィし、キャリアとデバイスウエハの間のギャップを接着剤で封止する工程が必要となる。0.1μmの範囲の非常に小さなTTVが達成されて、2つのウエハが同時に処理されても、この処理を行うために特別の機械(両面研磨機)と多量の消耗品(研磨スラリー、フォトレジスト、現像液等)が必要となる。
上述の全ての参照文献の他の主な欠点は、機械、消耗品、および薄層化自身が行われる前にそれぞれのウエハスタックの準備に必要な時間の量による、高コストの薄層化手続を有することからくる。
US2006046433 WO9809804 JP9117859
本発明の目的は、薄層化されたウエハが低いTTVを有するようにウエハを薄層化する方法を提供することである。
上記目的は、本発明の具体例にかかる方法で達成できる。
本発明は、添付の請求の範囲に記載された方法に関する。特に、デバイスウエハを薄層化する本方法は、以下の工程を含む。デバイスウエハの第1主表面は、キャリアの第1主表面に接着されて、複合基板が形成される。次に、複合基板は、デバイスウエハの非接着表面が、例えば研磨ツールのチャックにより、第1参照面(選択的に平面)に向かって引っ張られる。次の工程では、キャリアの非接着主表面が、薄層化される。その後、複合基板は、キャリアの非接着表面が、第2参照面(選択的に平面)に向かって引っ張られる。最後に、デバイスウエハの非接着主表面が薄層化される。
本発明の具体例により適用される薄層化プロセスは、薄層化された表面を、参照面(例えば平坦)に平行になるようにするものでも良い。例えば、研削(grinding)、フライカッティング(fly cutting)、ミリングのような異なった技術が、薄層化プロセスに用いられても良い。参照(例えば平坦)面は、チャックまたはサンプルホルダであっても良い。引っ張り力は、例えば真空引きや静電気や機械的引っ張りにより達成される。薄層化は、非常に効果的な真空チャックと組み合わせて、平行な薄層化または材料の除去を行う薄層化技術により行われても良い。そのような技術の例は、研削、フライカッティング、化学機械研磨(CMP)である。
デバイスウエハの薄層化後に、複合ウエハ(キャリア、接着層、およびデバイスウエハ)上の全ての厚さの不均一性が、実質的に、接着されたキャリアの主表面に刻印(imprint)される。換言すれば、複合ウエハ上の全ての厚さばらつきは、キャリアの厚さに刻印される。
デバイスウエハは、薄層化前において、600μmより大きな厚さ、または500μmより大きな厚さ、または400μmより大きな厚さ、または300μmより大きな厚さ、または200μmより大きな厚さ、または100μmより大きな厚さ、または50μmより大きな厚さを有し、薄層化後において、100μmより小さな厚さ、または90μmより小さな厚さ、または80μmより小さな厚さ、または70μmより小さな厚さ、または60μmより小さな厚さ、または50μmより小さな厚さ、または40μmより小さな厚さ、または30μmより小さな厚さ、または20μmより小さな厚さ、または10μmより小さな厚さ、または5μmより小さな厚さを有する。厚さは、最先端の薄層化技術により制限される。
デバイスウエハとキャリアは、本発明の半導体材料の具体例では、それぞれの使用された薄層化技術により薄層化できることが技術分野で知られている、いずれの材料も含む。例えば、シリコンおよび/またはゲルマニウムおよび/または化合物半導体および/またはガラスを含んでも良い。
キャリアは、使用される薄層化技術に対応して容易に材料の除去ができるように選択される。キャリアは、代わりに、犠牲ウエハと呼ぶこともできる。
デバイスウエハの第1主表面は、デバイスを含んでも良いが、これは必須ではない。これは、例えば、太陽電池応用のウエハの薄層化プロセスの場合には該当しない。
接着工程は、デバイスウエハとキャリアとの間に接着層を適用することを含む。
本発明の具体例では、第1および第2の参照面は、同じ形状を有する。本発明の具体例では、第1および第2の参照面は、同じである。しかしながら、他の具体例では、第1および第2の参照面は、物理的に異なった表面であり、これにより、同じポリッシングデバイスの上で異なったスラリーや異なったパッドを用いる必要がなくなる
本発明の特定のおよび好適な形態は、添付された独立請求項および従属請求項に示される。従属請求項の特徴は、適当に、そして単に請求項に明確に記載されたものではなく、独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良い。
本発明の上述のおよび他の特徴、長所、及び利点は、本発明の原理を例示として示す、添付された図面と共に、以下の詳細な記載から明らかになるであろう。この記載は例示のみを目的とし、本発明の範囲を限定するものではない。以下で引用される参照図は、添付された図面である。
ボンディングプロセスの概略図である。 従来技術に関する研削プロセスの概略図である。 本発明の具体例にかかる低TTVを用いた薄層化されたデバイスウエハの製造方法である。(a)方法の第1工程、(b)方法の第2工程、(c)キャリアからはずされた後の薄層化されたデバイスウエハ。 従来技術として、ボンディングおよび研磨後の、8インチSiウエハの厚さマップとスキャンであり、薄層化されたウエハへのワックスTTVの影響を示す。 従来技術として、ボンディングおよび研磨後の、8インチSiウエハの厚さマップとスキャンであり、図4に示された実験より厚い接着剤層を用いる。 本発明の具体例により処理されたウエハスタック上で、1μmより少ないTTVを示す8インチSiウエハの厚さマップとスキャンである。
異なる図面において、同じ参照符号は、同一または類似の要素を示す。
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。更に、説明や請求の範囲中の、第1、第2、第3等の用語は、類似の要素の間で区別するために使用され、連続または年代の順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、説明や請求の範囲中の、上、下、上に、下に、等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
明細書や請求項で使用される成分の量、反応条件等を表す全ての数字は、全ての具体例において、「約」の文言で変形することが理解される。このように、そうでないと記載されない限り、明細書や添付の図面中に示された数値パラメータは概略であり、本発明により得られるであろう所望の特性に応じて変化しても良い。少なくとも、それぞれの数値パラメータは、有効数字や通常の四捨五入アプローチに照らして解釈されるべきである。
本記載の目的のために、「ウエハ(wafer)」の用語が、首尾一貫して使用されている。なぜならば、この領域において、これが最も一般的に使用されるからである。「基板(substrate)」の用語もまた、例えば応用領域に応じて、頻繁に使用される。しかしながらこれらの用語は、入れ替え可能であることを理解すべきである。本質的に一枚の材料の形態の形状を有するかけらや多量の材料を使用することができる。
以下において、「デバイスウエハ(device wafer)」は、半導体(例えばシリコン)またはガラスウエハのようなウエハを示し、しばしばCMOSデバイスおよび/または他のデバイス、例えばマルチチップモジュール(MCM)またはマイクロエレクトロニカル構造(MEMS)を含む。
「キャリア(carrier)」または「ウエハキャリア(wafer carrier)」は、機械的サポートとして、ウエハまたはデバイスウエハの下に配置されるサポートを意味する。これは、更なる取り扱い/処理中に薄いウエハの破損を避けるための機械的サポートとして、本質的にはウエハの薄層化の後に有用である。
全厚さばらつき(TTV)は、ウエハの最大厚さから最小厚さを引いたもの(最大厚さ−最小厚さ)である。
半導体産業では、ウエハの厚さは、多くの応用のために低減される。マイクロエレクトロニクスデバイスデバイスの作製後の裏面研削は、50μmのダイ膜厚を得るために、半導体産業でしばしば使用される。しかしながら、この膜厚範囲(<100μm)では、ウエハは撓みやすくなり、薄いデバイスウエハを機械的に保持するために、キャリア(例えばSiまたはガラスウエハまたは裏面研削テープ(BGテープ))が用いられる。デバイスウエハは、一時的な接着層(例えばワックス、樹脂、または接着テープ)のような手段により、または静電力を用いて、キャリアに接着できる。多くの製品が、薄層化プロセスやそれに続くプロセス工程に応じて、このために得られる。キャリアおよび接着層を用いる問題は、キャリアおよび/または接着層の不均一性が薄層化や研削プロセス中にウエハに伝わり、これにより薄層化されたデバイスウエハの全厚さばらつきが増加することである。
現在、薄いデバイスウエハは、しばしば100〜300μmの範囲内の膜厚であり、いくつかの会社はすでにこの値より低い方に動いている。薄層化工程の後に、例えば連続するパッケージング処理のような、ウエハレベルで更なるプロセスが行われないなら(ダイシングを除く)、TTV(全厚さばらつき=ウエハの最大厚さ−ウエハの最小厚さ)は大きな問題とはならない。
しかしながら、ウエハ厚さは非常に薄くなるため(<50μm)、数ミクロンのTTVであっても、残ったデバイスウエハ厚さの大きな割合となる。また、薄いダイの埋め込みや3Dスタッキングに使用される、微細加工された相互接続またはスルーSi相互接続ビアのような技術は、薄層後で、かつダイシング/パッケージング前に、デバイスウエハの更なる処理が必要となる。このように、ウエハレベルでデバイスウエハについて均一な処理ができる/可能となるように、できるかぎりTTVを低減した方が有利である。
デバイスウエハの薄層化は、例えば研削ツール、研磨ツール、またはCMPツールのようなウエハの薄層化に適したツールでしばしば行われる。このため、ウエハ1(図1参照)は、機械的サポートのためにキャリア2に取り付けられる。デバイスを含むウエハ1の第1側面1aが、キャリア2の上に、例えば接着剤(glue)3のような接着手段で取り付けられる。ウエハ1は、本質的には第1側面1aの対向面である第2側面1bが薄層化される。
図1の(a)の部分は、ウエハ1をウエハキャリア2の上に接着するプロセスの概略図を表す。デバイスウエハ1は、ウエハ1の第1側面1aとキャリア2との間に、接着剤3のような接着手段を用いてウエハキャリア2に取り付けられる。キャリア2、ウエハ1、および/または接着層3による、接着プロセスからの全ての不均一性は、合計されて、完全なスタックに伝えられる。図1の(b)の部分は、以下にスタック、即ちキャリア2+接着層3+デバイスウエハ1が、接着直後にどうなるかを示す。自由な第2側面1bにおいて、デバイスウエハ1がいくつかの地形(topography)を示すのが見られる。デバイスウエハ1は、一般には、マイクロエレクトロニックデバイス形成に必要となるような小さなTTV(<2μm)を有するべきである。
図2は、従来技術の研削プロセスの概略図を示す。図2の(a)の部分の左側に、研削前に、(真空)チャック4の上に固定された、キャリア2、接着剤3、およびウエハ1を含むスタック5が示されている。図2の(b)の部分の右側に、研削プロセス後のデバイスウエハ1の残った部分10を示す。スタック5の上面11は、チャック4に固定された底面に平行に形成され、最初のデバイスウエハ1の一部12が除去される研磨プロセスが、例として示される。(図2の(c)の部分に示すように)キャリア/接着剤からの高いTTVが、薄層化されたデバイスウエハ10の上に刻印される。
研削プロセスは、上面11と底面を(研削ツールの制度限界内で)平行にし、底面が研削チャック4に(真空)固定で取り付けられるため、(機械的サポートに要求される)キャリア2からの不均一性は、薄層化されたデバイスウエハ10に刻印される(図1、2)。これは、特に図2の(c)の部分で明確であり、ここでは、ウエハ1の裏側1bが研削された後のウエハ1が示される。
更に、TTVは、研削プロセス自身や真空固定によっても影響される。最良の場合、研削プロセスは非常に小さなTTV(例えば<1μm)を引き起こし、真空固定は良好である。即ち、(研磨チャックの地形とは異なる)地形が、ウエハ(スタック)の曲がりにより、ウエハ(スタック)の固定側面から他の側面に伝えられる。研削プロセス中の低いTTVは、しばしば(ウエハの研削後の低いTTVや良好なウエハ・トウ・ウエハ再生産性により表される)良い研削装置や、注意深い較正による良好なプロセス制御により得られる。良好な真空固定は、厚さばらつき(即ち、上述の第2表面の地形)が、ゆっくり横方向に変化するかぎり達成され、これは、例えば一般にはSiのような半導体またはガラスウエハを用いた場合である。
同じ方法で、(例えば含有粒子による)高いTTVを有する接着材料3および/または接着プロセスを用いて接着された非常に低いTTVを有するキャリア2は、高いTTVを有するデバイスウエハ1、10となるであろう。
キャリア2、ボンディングプロセス、およびボンディング材料3の影響は、最終TTVのためのパラメータを決定する。高いTTVを有するキャリア2および/または接着材料3および/または接着プロセスは、それゆえに、高いTTVを有する薄いデバイスを意味する。
本発明の特定の具体例にかかる方法が、以下に述べられる。本方法は、薄層化したウエハ100の上のTTVを、キャリア2および接着プロセスおよび/または例えば接着層(adhesion layer or glue layer)のような接着材料3の特徴(主にTTV)から切り離すことができる。薄層化後のデバイスウエハ100の結果のTTVは、キャリア2の厚さ均一性および例えば接着層のような接着材料3の厚さや均一性にそれほど敏感ではない。本発明では、接着剤3の品質が重要である。例えば、キャリア2とデバイスウエハ1の間にボイドが有るような悪い接着の場合、最終的に薄層化されたデバイスウエハ10の上で大きなTTVとなる。ボイドおよび気泡は、本発明の具体例に従って両面が研削された場合でも、薄層化プロセスで補償されない柔軟な領域を形成する。
本発明の結果、キャリア2のTTVや不均一性、および接着層3中の厚さばらつきや不均一性は、薄層化されたデバイスウエハ10の上の結果のTTVには重要な影響を与えない。このように、薄層化後のデバイスウエハ10上で、1μmより小さいような非常に低いTTVを非常に再現性のある方法で達成することが可能となる。
より低いTTVが必要なキャリア2が使用され、より厳格でない要求が接着剤や接着層2に用いられ、これにより、薄層化後のデバイスウエハでなおも低いTTVが得られるため、本方法はコストを低減できる。
一般に使用されるウエハ1の薄層化のための研削または薄層化プロセスでは、上面と底面を平行に形成するため(図2および図4、5に示される実験を参照)、接着層3やキャリア2の不均一性がデバイスウエハ1上に刻印され、これにより最終TTVが増加する。
この問題を解決するために、最初に、キャリア2と(2つのウエハの間に挟まれる可能性のある粒子を含む)接着層3の合わせた厚さ不均一性を、本質的にキャリア2に刻印し、次に、第2工程でデバイスウエハの薄層化を用いて処理する、2つの工程からなるプロセスが行われる。結果の薄層化されたデバイスウエハ10は、更なるプロセスで要求されるような、低いTTVを有する。
この方法は、これら限定するものではないが、研削、CMP、ポリッシング、フライカッティング(Fly-cutting)、またはウエハ1の薄層化に用いられる他の方法のような多くの薄層化装置/技術に適用される。本質的にチャック4(例えば真空チャック)に対して平行に薄層化や材料の除去が行える薄層化技術に適用できる。換言すれば、この方法は、良好なチャック能力を有するチャックと組み合わせて、参照表面(例えばチャック)に対して平行に材料を除去する技術に適用できる。
良好なチャック能力とは、ウエハ表面全体の、ウエハ表面の(ほぼ)全ての場所で、ウエハがチャックに向かって押し付けられることを意味する。チャックが効果的でない場合、例えば全体がチャックに押し付けられていない場合、薄層化後の結果のTTVはより大きくなる。結果のTTVはチャック能力に依存する。例えば真空チャックはしばしば良好な結果となるが、静電チャックのような他のチャック技術も用いることができる。チャックは、顕微鏡の寸法では、例えば凹部や曲がりのような予め形成された形状を有し、また一方では同時に顕微鏡的に平坦である。チャックが、例えば円錐のような所定の形状を有する場合、薄層化プロセスは、チャックに平行にウエハを薄層化する。
本発明の具体例にかかる方法の第1工程(図3の(a)の部分参照)は、キャリア2を薄層化し、これにより、キャリア2と接着層3の双方の合わさった厚さ不均一性を、本質的にキャリア2の上に刻印する工程を含む。この工程では、最初に、薄層化されるウエハ1が、例えば接着剤のような接着層3の手段を用いて、キャリア2の上に接着される。キャリア2は、例えばSiウエハやガラスウエハのような、この分野で用いられるいずれの材料から形成されても良い。接着材料3または接着層として、例えばBrewer Science社により供給されるHT250(登録商標)のようなスピンオン材料のようなこの分野で使用されるあらゆる材料を使用することができる。
図3の(a)の部分の右側に見られるように、キャリア2、接着層3、およびデバイスウエハ1を含むスタック5が裏返され、または逆にされ、例えば研磨ツールのようなウエハを薄層化するためのツールのチャック4の上に挿入され、デバイスウエハ1がチャック4に接触する。キャリア2は、例えば研削機械のようなツールの上で薄層化され、これにより、キャリア2の一部21が除去され、薄層化されたキャリア20が提供される。最良の場合、キャリア2の薄層化は、スタックの厚さの不均一性が薄層化キャリア20の側面に刻印されるような厚さまで行われる。例えば、接着プロセスおよび/または接着材料3が、50μmTTVを全体のスタックに導入した場合、50μmより多くがキャリア2から除去されて、薄層化されたキャリア20の一の側面上に全体の地形が刻印される。キャリア2から除去される部分21の厚さは、最良の場合、全スタックのTTVより大きい。もし少ない材料しか除去されなければ、薄層化されたデバイスウエハ10の結果のTTVは、より高くなる。本発明の具体例では、図3の(a)の部分に示されるようにスタックがチャックに固定された場合、組み合わされた不均一性は、キャリア2に刻印される。キャリア2の研削中に、刻印された組み合わされた不均一性に少なくとも対応する厚さが、キャリア2から除去され、キャリアの裏面は、本質的に平坦にされる(図3の(a)の部分の右側と、(b)の部分の左側を参照)。
第2工程(図3の(b)の部分)では、デバイスウエハ1の薄層化が行われる。それゆえに、部分的に薄層化されたスタック6が、再び裏返されまたは逆にされ、最終的な所望の厚さまでデバイスウエハ1の薄層化が行われる。この工程は、同じツールで行うことができ、デバイスウエハ1とは異なる材料からキャリアウエハ2が形成される場合には、薄層化材料/スラリーは変えることができる。この工程は、デバイスウエハ1を薄層化するために最適化された他のツールで行われても良い。例えば、平行な底面と表面を有するウエハおよび/またはスタックを提供しても良い。全てのTTVが既にキャリア20の上に刻印されているため、一部110を除去することにより、本発明の具体例で薄層化されたデバイスウエハ100は、薄層化プロセスの前に有していたのと同じ範囲のTTVを有する。これは、更に薄層化されたウエハ100の処理を容易にする。図3の(c)の部分は、薄層化されたキャリア20から外した後の薄層化されたデバイスウエハ100を示す。キャリア20の裏面は本質的に平坦にされた場合、それは不規則を示さず、ウエハ1にはTTVが刻印されず、両面が低いTTVとなるように研磨できる。
薄層化されたデバイスウエハ100の上で低いTTVを達成するために、低いTTVの薄層化プロセス(例えば研削)が有利である。
最良の場合、チャック4(例えば真空チャック)は、(もし研削チャックが平坦でない場合)それ自身の地形を、スタックの一の側面から他の側面に伝える。
キャリア2と例えば接着層(glue layer)3のような接着層との双方のTTVと独立して、非常に良好なTTVの、最終の薄いデバイスウエハ100を得る能力は別として、もし、非常に類似したツールのセットアップ(チャック傾斜、レシピ、および研削ホイール)が工程1(キャリア2の薄層化)と工程2(デバイスウエハ1の薄層化)の双方に用いられた場合、TTVをいくらか低減することができる。薄層化プロセスで、同じ(小さな)不規則を用いた場合(例えば研削プロセスにおいて、研削ホイールと(真空)チャック4の完全でない面の平行)、これらの不規則の影響のいくつかが(それらを引くことにより)低減でき、結果としてより小さなTTVとなる。
実験
図4は、従来技術における、キャリア/接着からのTTVが、デバイスウエハ1に刻印された実際のウエハスキャンを示す。ウエハ1はブランケットの8インチシリコンウエハである。キャリア2はガラスウエハであり、使用された接着剤3はElectron Microscopy Sciencesにより供給されるQS135(登録商標)である。図4の(a)の部分の上側は、接着プロセスに使用されるキャリアウエハ2の上にスピンオンした、ワックス接着層3の2つのエッジを示す。境界で、約1μmの高さで、10mmの幅のステップとなった。図4の(b)の部分は、薄層化後の厚さマップを示す。接着層3のステップ高さは、薄層化されたデバイスウエハ10の裏面の凹みとして刻印されている。図4の(c)の部分は、接着と研削後の8インチウエハのスキャンを示し、薄層化されたデバイスウエハ10の上の、ワックスTTVの影響を示す。キャリアウエハ2の上で用いられたワックス接着層3により、ウエハ10はエッジにおいてより薄くなっていることが明らかである。
実験
図5は、キャリア/接着からのTTVが、デバイスウエハ1に刻印された実際のウエハスキャンを示す。ウエハ1はブランケットのAl薄膜を接着層の上に有する8インチシリコンウエハである。キャリア2はガラスからなり、使用された接着剤3はElectron Microscopy Sciencesにより供給されるQS135(登録商標)である。図5の(a)の部分は、図4とは異なる接着プロセスを用いた接着および研削工程後の8インチSiウエハの厚さマップを示す。即ち、図5の結果を得るために、より厚い接着層QS135(登録商標)が用いられた。図5の(b)の部分は、点線の矢印に沿って、図5の(a)の部分に現れるスキャンの厚さプロファイルを示す。高いTTVのキャリア2と接着プロセスおよび/または接着材料3の結果により、研削プロセス後において、デバイスウエハ10は、15μmより大きいTTVを示す。
実験
この実験では、本発明の具体例に関して上で述べた、(図3に示すような)2つの工程のプロセスが用いられる。これにより、キャリア2と(2つのウエハの間に挟まれる可能性のある粒子を含む)接着層3の合わせた厚さ不均一性を、本質的にキャリア2に刻印する。続いて、ウエハ1の薄層化が行われる。これで、更なるプロセスで要求されるような、低いTTVを有するデバイスウエハ100が形成される。
薄層化されるウエハ1を、(約10μmの最初のTTV)、QS135(登録商標)接着剤3を用いてガラスキャリア2の上に接着した後、ガラスキャリア2とQS135(登録商標)接着剤3とを有するスタック5が裏返されまたは逆にされる。次に、研削機械(DISCO社のDFG8560)を用いてキャリア2が薄層化され最初の厚さから約50μm除去される。これにより、膜厚の不均一性は、キャリア2の上に刻印される。
キャリア2の薄層化後に、スタック6が再度裏返され、最終的な所望の厚さ(110μmの名目値)までデバイスウエハ1の薄層化が行われる。全てのTTVが既にキャリア2の上に刻印されているため、デバイスウエハ100は、薄層化プロセスの前に有していたのと同じ範囲(約3μm)のTTVを有するようになる。
図6の(a)の部分は、ウエハ厚さのウエハマッピングを示し、図6の(b)の部分は、点線の矢印に沿って、図6の(a)の部分に現れるスキャンの断面厚さのプロファイルを示す。本発明の特定の具体例により処理されたウエハスタックの上で、1μmより小さいTTVが達成されることを示す。
実験において、図5に示すのと同じ接着プロセスを用いて、Siウエハはキャリア2に接着されたため、図5と図6の違いは、本発明の具体例にかかる両面研削(図6参照)を用いることで、片面研削(図5参照)の場合に比較して、より低いTTVが達成できること、更には最初のTTV(約3μm)よりも良い低いTTVが達成できることを示す。本発明の具体例にかかる両面研削方法では、ほんの1.0μmのTTVを有する薄層化された8インチのSiデバイスウエハ100を得ることができる。この結果、他のプロセス工程(ポリッシング、リソグラフィ、ウエット/ドライエッチング、堆積)は、このウエハのウエハレベルで均一に行うことができる。

Claims (7)

  1. ウエハを薄層化する方法であって、
    a.本質的に互いに平行な第1面(1a)と第2面(1b)とを含むデバイスウエハ(1)を得る工程と、
    b.本質的に互いに平行な第1面と第2面とを有するキャリア(2)を得る工程と、
    c.デバイスウエハ(1)の第1面(1a)をキャリア(2)の第1面に接着して、これにより複合基板(5)を形成する工程と、
    d.工程eに先立って、デバイスウエハ(1)の第2面(1b)を第1参照面に固定する工程と、
    e.複合基板(5)中の、キャリア(2)の第2面から材料を除去する工程と、
    f.この後に、工程gに先立って、キャリアウエハの第2面を第2参照面に固定する工程と、
    g.複合基板中の、デバイスウエハ(1)の第2面(1b)から材料を除去する工程と、
    h.キャリアからウエハを取り外し、これにより薄層化されたウエハ(100)を実現する工程と、を含む方法。
  2. 工程eで材料を除去する工程は、更に、キャリアの第2面が本質的に第1参照面と平行になるように材料を除去する工程を含み、
    工程gで材料を除去する工程は、更に、ウエハの第2面が本質的に第2参照面と平行になるように材料を除去する工程を含む、請求項1に記載の方法。
  3. 第1参照面と第2参照面が同一である請求項2に記載の方法。
  4. 材料の除去工程は、研削により行われる請求項1〜3のいずれかに記載の方法。
  5. 第1参照面は第1チャック(4)であり、第2参照面は第2チャック(4)である請求項2〜4のいずれかに記載の方法。
  6. ウエハ(1)の第1面(1a)をキャリア(2)の第1面に接着する工程は、ウエハ(1)の第1面(1a)とキャリア(2)の第1面との間に接着層(3)を適用する工程を含む請求項1〜5のいずれかに記載の方法。
  7. 薄層化されたデバイスウエハ(100)は、50μmより小さい厚さと、2μmより小さい全厚さばらつき(TTV)を有する請求項1〜6のいずれかに記載の方法。
JP2010503458A 2007-04-17 2008-04-08 基板の薄層化方法 Active JP5096556B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US91224007P 2007-04-17 2007-04-17
US60/912,240 2007-04-17
PCT/EP2008/054207 WO2008125543A2 (en) 2007-04-17 2008-04-08 Method for reducing the thickness of substrates

Publications (2)

Publication Number Publication Date
JP2010525561A JP2010525561A (ja) 2010-07-22
JP5096556B2 true JP5096556B2 (ja) 2012-12-12

Family

ID=39761008

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010503458A Active JP5096556B2 (ja) 2007-04-17 2008-04-08 基板の薄層化方法

Country Status (4)

Country Link
US (1) US7977211B2 (ja)
EP (1) EP2137757B1 (ja)
JP (1) JP5096556B2 (ja)
WO (1) WO2008125543A2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009015878A1 (de) * 2009-04-01 2010-10-07 Peter Wolters Gmbh Verfahren zum materialabtragenden Bearbeiten von flachen Werkstücken
US8950459B2 (en) 2009-04-16 2015-02-10 Suss Microtec Lithography Gmbh Debonding temporarily bonded semiconductor wafers
JP2011023393A (ja) * 2009-07-13 2011-02-03 Renesas Electronics Corp 半導体装置の製造方法
CN102082070B (zh) * 2009-11-27 2012-07-11 北大方正集团有限公司 一种在晶片减薄过程中保护金属层的方法
WO2012119616A1 (en) * 2011-03-10 2012-09-13 Peter Wolters Gmbh Method and device for the single-sided processing of flat workpieces
US9227295B2 (en) 2011-05-27 2016-01-05 Corning Incorporated Non-polished glass wafer, thinning system and method for using the non-polished glass wafer to thin a semiconductor wafer
JP5912311B2 (ja) * 2011-06-30 2016-04-27 株式会社ディスコ 被加工物の研削方法
AU2013289151A1 (en) * 2012-04-02 2014-11-13 Solexel, Inc. High efficiency solar cell structures and manufacturing methods
DE102014106100A1 (de) * 2014-04-30 2015-11-05 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zum Vergleichmäßigen eines Substratstapels
US9741649B2 (en) * 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
FR3032555B1 (fr) * 2015-02-10 2018-01-19 Soitec Procede de report d'une couche utile
KR102515348B1 (ko) 2015-05-28 2023-03-30 에이지씨 가부시키가이샤 유리 기판 및 적층 기판
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
JP6707292B2 (ja) * 2016-10-14 2020-06-10 株式会社ディスコ 積層チップの製造方法
EP3333882B1 (en) 2016-12-06 2020-08-05 IMEC vzw Method for bonding thin semiconductor chips to a substrate
DE102018209589B4 (de) * 2017-06-22 2023-05-04 Schott Ag Verbund aus einem Bauteil, insbesondere einem elektronischen Bauteil, und einem Glas- oder Glaskeramikmaterial sowie Verfahren zu dessen Herstellung
US10326044B2 (en) * 2017-08-18 2019-06-18 Micron Technology, Inc. Method and apparatus for processing semiconductor device structures
JP2019115962A (ja) * 2017-12-27 2019-07-18 株式会社ディスコ チャックテーブル修正方法及び切削装置
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
CN113372018B (zh) * 2021-06-18 2022-12-02 江西沃格光电股份有限公司 超薄玻璃及其表面处理方法和显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8800953A (nl) * 1988-04-13 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
JPH098126A (ja) * 1995-06-15 1997-01-10 Nippondenso Co Ltd 半導体基板の製造方法
JPH09117859A (ja) * 1995-10-27 1997-05-06 Matsushita Electric Ind Co Ltd 被研磨基板の研磨方法
WO1998009804A1 (en) 1996-09-04 1998-03-12 Sibond L.L.C. Flattening process for bonded semiconductor substrates
US6180527B1 (en) * 1999-08-09 2001-01-30 Micron Technology, Inc. Method and apparatus for thinning article, and article
WO2004053967A1 (ja) * 2002-12-10 2004-06-24 Fujitsu Limited 半導体装置、配線基板の形成方法及び基板処理装置
JP2005332982A (ja) * 2004-05-20 2005-12-02 Renesas Technology Corp 半導体装置の製造方法
JP2006021264A (ja) * 2004-07-07 2006-01-26 Disco Abrasive Syst Ltd 研削装置
US20060046433A1 (en) 2004-08-25 2006-03-02 Sterrett Terry L Thinning semiconductor wafers
WO2006031641A2 (en) * 2004-09-10 2006-03-23 Cree, Inc. Method of manufacturing carrier wafer and resulting carrier wafer structures
JP4732423B2 (ja) * 2007-11-13 2011-07-27 株式会社デンソー 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
EP2137757B1 (en) 2015-09-02
US7977211B2 (en) 2011-07-12
JP2010525561A (ja) 2010-07-22
US20100112782A1 (en) 2010-05-06
EP2137757A2 (en) 2009-12-30
WO2008125543A2 (en) 2008-10-23
WO2008125543A3 (en) 2008-12-11

Similar Documents

Publication Publication Date Title
JP5096556B2 (ja) 基板の薄層化方法
US9064686B2 (en) Method and apparatus for temporary bonding of ultra thin wafers
TW576772B (en) Two step chemical mechanical polishing process
CN112020763A (zh) 用于简化的手柄晶片的dbi到si的键合
TWI445101B (zh) 暫時性半導體結構接合方法及相關經接合的半導體結構
US8389409B2 (en) Method for producing a semiconductor wafer
JP2004527915A (ja) 薄膜及びそのその製造方法
SG173950A1 (en) Process for fabricating a multilayer structure with trimming using thermo-mechanical effects
JPH0376118A (ja) 半導体素子形成用基板の製造方法
JP2005528779A (ja) 半導体膜の薄層化方法
US8500516B2 (en) Method for polishing a semiconductor wafer
JPH1022184A (ja) 基板張り合わせ装置
US6599760B2 (en) Epitaxial semiconductor wafer manufacturing method
JP5581118B2 (ja) 半導体ウェハの部分研磨方法
TW201935548A (zh) 用於拋光半導體晶圓的方法
US7291055B2 (en) Wafer polishing method and apparatus
US10749071B2 (en) Apparatus for processing device structures
WO2011134896A2 (en) Trimming thinning
JPH08274286A (ja) Soi基板の製造方法
JP4681970B2 (ja) 研磨パッドおよび研磨機
CN110534423B (zh) 半导体器件及其制作方法
TW202422848A (zh) 晶片轉移結構的製造方法
CN114227525A (zh) 一种抛光改善晶圆厚度均匀性的方法
KR20110037662A (ko) 템플레이트 어셈블리 및 그 제조방법
JPH08267356A (ja) 二酸化シリコン膜用研磨剤および二酸化シリコン膜の研磨方法ならびに張り合わせ半導体基板の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120904

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120920

R150 Certificate of patent or registration of utility model

Ref document number: 5096556

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250