JP5096556B2 - 基板の薄層化方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 86
- 239000000758 substrate Substances 0.000 title claims description 9
- 238000000227 grinding Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 29
- 239000012790 adhesive layer Substances 0.000 claims description 25
- 239000002131 composite material Substances 0.000 claims description 7
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 2
- 235000012431 wafers Nutrition 0.000 description 160
- 239000000853 adhesive Substances 0.000 description 21
- 230000001070 adhesive effect Effects 0.000 description 21
- 238000005498 polishing Methods 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 11
- 239000011521 glass Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 8
- 238000002474 experimental method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- 238000012876 topography Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 241000960387 Torque teno virus Species 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001493 electron microscopy Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000001993 wax Substances 0.000 description 2
- 241001050985 Disco Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Description
図4は、従来技術における、キャリア/接着からのTTVが、デバイスウエハ1に刻印された実際のウエハスキャンを示す。ウエハ1はブランケットの8インチシリコンウエハである。キャリア2はガラスウエハであり、使用された接着剤3はElectron Microscopy Sciencesにより供給されるQS135(登録商標)である。図4の(a)の部分の上側は、接着プロセスに使用されるキャリアウエハ2の上にスピンオンした、ワックス接着層3の2つのエッジを示す。境界で、約1μmの高さで、10mmの幅のステップとなった。図4の(b)の部分は、薄層化後の厚さマップを示す。接着層3のステップ高さは、薄層化されたデバイスウエハ10の裏面の凹みとして刻印されている。図4の(c)の部分は、接着と研削後の8インチウエハのスキャンを示し、薄層化されたデバイスウエハ10の上の、ワックスTTVの影響を示す。キャリアウエハ2の上で用いられたワックス接着層3により、ウエハ10はエッジにおいてより薄くなっていることが明らかである。
図5は、キャリア/接着からのTTVが、デバイスウエハ1に刻印された実際のウエハスキャンを示す。ウエハ1はブランケットのAl薄膜を接着層の上に有する8インチシリコンウエハである。キャリア2はガラスからなり、使用された接着剤3はElectron Microscopy Sciencesにより供給されるQS135(登録商標)である。図5の(a)の部分は、図4とは異なる接着プロセスを用いた接着および研削工程後の8インチSiウエハの厚さマップを示す。即ち、図5の結果を得るために、より厚い接着層QS135(登録商標)が用いられた。図5の(b)の部分は、点線の矢印に沿って、図5の(a)の部分に現れるスキャンの厚さプロファイルを示す。高いTTVのキャリア2と接着プロセスおよび/または接着材料3の結果により、研削プロセス後において、デバイスウエハ10は、15μmより大きいTTVを示す。
この実験では、本発明の具体例に関して上で述べた、(図3に示すような)2つの工程のプロセスが用いられる。これにより、キャリア2と(2つのウエハの間に挟まれる可能性のある粒子を含む)接着層3の合わせた厚さ不均一性を、本質的にキャリア2に刻印する。続いて、ウエハ1の薄層化が行われる。これで、更なるプロセスで要求されるような、低いTTVを有するデバイスウエハ100が形成される。
Claims (7)
- ウエハを薄層化する方法であって、
a.本質的に互いに平行な第1面(1a)と第2面(1b)とを含むデバイスウエハ(1)を得る工程と、
b.本質的に互いに平行な第1面と第2面とを有するキャリア(2)を得る工程と、
c.デバイスウエハ(1)の第1面(1a)をキャリア(2)の第1面に接着して、これにより複合基板(5)を形成する工程と、
d.工程eに先立って、デバイスウエハ(1)の第2面(1b)を第1参照面に固定する工程と、
e.複合基板(5)中の、キャリア(2)の第2面から材料を除去する工程と、
f.この後に、工程gに先立って、キャリアウエハの第2面を第2参照面に固定する工程と、
g.複合基板中の、デバイスウエハ(1)の第2面(1b)から材料を除去する工程と、
h.キャリアからウエハを取り外し、これにより薄層化されたウエハ(100)を実現する工程と、を含む方法。 - 工程eで材料を除去する工程は、更に、キャリアの第2面が本質的に第1参照面と平行になるように材料を除去する工程を含み、
工程gで材料を除去する工程は、更に、ウエハの第2面が本質的に第2参照面と平行になるように材料を除去する工程を含む、請求項1に記載の方法。 - 第1参照面と第2参照面が同一である請求項2に記載の方法。
- 材料の除去工程は、研削により行われる請求項1〜3のいずれかに記載の方法。
- 第1参照面は第1チャック(4)であり、第2参照面は第2チャック(4)である請求項2〜4のいずれかに記載の方法。
- ウエハ(1)の第1面(1a)をキャリア(2)の第1面に接着する工程は、ウエハ(1)の第1面(1a)とキャリア(2)の第1面との間に接着層(3)を適用する工程を含む請求項1〜5のいずれかに記載の方法。
- 薄層化されたデバイスウエハ(100)は、50μmより小さい厚さと、2μmより小さい全厚さばらつき(TTV)を有する請求項1〜6のいずれかに記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US91224007P | 2007-04-17 | 2007-04-17 | |
US60/912,240 | 2007-04-17 | ||
PCT/EP2008/054207 WO2008125543A2 (en) | 2007-04-17 | 2008-04-08 | Method for reducing the thickness of substrates |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010525561A JP2010525561A (ja) | 2010-07-22 |
JP5096556B2 true JP5096556B2 (ja) | 2012-12-12 |
Family
ID=39761008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010503458A Active JP5096556B2 (ja) | 2007-04-17 | 2008-04-08 | 基板の薄層化方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7977211B2 (ja) |
EP (1) | EP2137757B1 (ja) |
JP (1) | JP5096556B2 (ja) |
WO (1) | WO2008125543A2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009015878A1 (de) * | 2009-04-01 | 2010-10-07 | Peter Wolters Gmbh | Verfahren zum materialabtragenden Bearbeiten von flachen Werkstücken |
US8950459B2 (en) | 2009-04-16 | 2015-02-10 | Suss Microtec Lithography Gmbh | Debonding temporarily bonded semiconductor wafers |
JP2011023393A (ja) * | 2009-07-13 | 2011-02-03 | Renesas Electronics Corp | 半導体装置の製造方法 |
CN102082070B (zh) * | 2009-11-27 | 2012-07-11 | 北大方正集团有限公司 | 一种在晶片减薄过程中保护金属层的方法 |
WO2012119616A1 (en) * | 2011-03-10 | 2012-09-13 | Peter Wolters Gmbh | Method and device for the single-sided processing of flat workpieces |
US9227295B2 (en) | 2011-05-27 | 2016-01-05 | Corning Incorporated | Non-polished glass wafer, thinning system and method for using the non-polished glass wafer to thin a semiconductor wafer |
JP5912311B2 (ja) * | 2011-06-30 | 2016-04-27 | 株式会社ディスコ | 被加工物の研削方法 |
AU2013289151A1 (en) * | 2012-04-02 | 2014-11-13 | Solexel, Inc. | High efficiency solar cell structures and manufacturing methods |
DE102014106100A1 (de) * | 2014-04-30 | 2015-11-05 | Ev Group E. Thallner Gmbh | Verfahren und Vorrichtung zum Vergleichmäßigen eines Substratstapels |
US9741649B2 (en) * | 2014-06-04 | 2017-08-22 | Invensas Corporation | Integrated interposer solutions for 2D and 3D IC packaging |
FR3032555B1 (fr) * | 2015-02-10 | 2018-01-19 | Soitec | Procede de report d'une couche utile |
KR102515348B1 (ko) | 2015-05-28 | 2023-03-30 | 에이지씨 가부시키가이샤 | 유리 기판 및 적층 기판 |
US10204893B2 (en) | 2016-05-19 | 2019-02-12 | Invensas Bonding Technologies, Inc. | Stacked dies and methods for forming bonded structures |
JP6707292B2 (ja) * | 2016-10-14 | 2020-06-10 | 株式会社ディスコ | 積層チップの製造方法 |
EP3333882B1 (en) | 2016-12-06 | 2020-08-05 | IMEC vzw | Method for bonding thin semiconductor chips to a substrate |
DE102018209589B4 (de) * | 2017-06-22 | 2023-05-04 | Schott Ag | Verbund aus einem Bauteil, insbesondere einem elektronischen Bauteil, und einem Glas- oder Glaskeramikmaterial sowie Verfahren zu dessen Herstellung |
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JP2019115962A (ja) * | 2017-12-27 | 2019-07-18 | 株式会社ディスコ | チャックテーブル修正方法及び切削装置 |
US11631647B2 (en) | 2020-06-30 | 2023-04-18 | Adeia Semiconductor Bonding Technologies Inc. | Integrated device packages with integrated device die and dummy element |
CN113372018B (zh) * | 2021-06-18 | 2022-12-02 | 江西沃格光电股份有限公司 | 超薄玻璃及其表面处理方法和显示装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8800953A (nl) * | 1988-04-13 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderlichaam. |
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WO1998009804A1 (en) | 1996-09-04 | 1998-03-12 | Sibond L.L.C. | Flattening process for bonded semiconductor substrates |
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JP2005332982A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2006021264A (ja) * | 2004-07-07 | 2006-01-26 | Disco Abrasive Syst Ltd | 研削装置 |
US20060046433A1 (en) | 2004-08-25 | 2006-03-02 | Sterrett Terry L | Thinning semiconductor wafers |
WO2006031641A2 (en) * | 2004-09-10 | 2006-03-23 | Cree, Inc. | Method of manufacturing carrier wafer and resulting carrier wafer structures |
JP4732423B2 (ja) * | 2007-11-13 | 2011-07-27 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
-
2008
- 2008-04-08 JP JP2010503458A patent/JP5096556B2/ja active Active
- 2008-04-08 EP EP08735936.0A patent/EP2137757B1/en active Active
- 2008-04-08 WO PCT/EP2008/054207 patent/WO2008125543A2/en active Application Filing
- 2008-04-08 US US12/531,463 patent/US7977211B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2137757B1 (en) | 2015-09-02 |
US7977211B2 (en) | 2011-07-12 |
JP2010525561A (ja) | 2010-07-22 |
US20100112782A1 (en) | 2010-05-06 |
EP2137757A2 (en) | 2009-12-30 |
WO2008125543A2 (en) | 2008-10-23 |
WO2008125543A3 (en) | 2008-12-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101104 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120904 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120920 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5096556 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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