JPH0376118A - 半導体素子形成用基板の製造方法 - Google Patents
半導体素子形成用基板の製造方法Info
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- JPH0376118A JPH0376118A JP1211761A JP21176189A JPH0376118A JP H0376118 A JPH0376118 A JP H0376118A JP 1211761 A JP1211761 A JP 1211761A JP 21176189 A JP21176189 A JP 21176189A JP H0376118 A JPH0376118 A JP H0376118A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/135—Removal of substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＳＯＩ構造の半導体素子形成用基板を接合法
を用いて製造するにあたり、特に、厚さの薄い半導体素
子形成用単結晶膜を形成する当該半導体素子形成用基板
の製造法に関する。
を用いて製造するにあたり、特に、厚さの薄い半導体素
子形成用単結晶膜を形成する当該半導体素子形成用基板
の製造法に関する。
［従来の技術］
半導体素子を高密度に形成して集積回路の素子分離を容
易にしたり、あるいは特にＣＭＯＳ半導体素子回路のラ
ッチアップ現象を解消するために、半導体素子形成用基
板としてＳＯＩ構造が従来から提案されてきた。
易にしたり、あるいは特にＣＭＯＳ半導体素子回路のラ
ッチアップ現象を解消するために、半導体素子形成用基
板としてＳＯＩ構造が従来から提案されてきた。
かかるＳＯＩ構造を提供するために、Ｓｉ単結晶ウェー
ハの上に酸化膜（絶縁膜）を形威し、更に多結晶層を析
出し、レーザー等による単結晶薄膜化を行なったり、あ
るいはサファイヤ基板の上にＳｉの単結晶薄層を気相か
ら熱分解反応により形成する方法が採られてきた。
ハの上に酸化膜（絶縁膜）を形威し、更に多結晶層を析
出し、レーザー等による単結晶薄膜化を行なったり、あ
るいはサファイヤ基板の上にＳｉの単結晶薄層を気相か
ら熱分解反応により形成する方法が採られてきた。
しかしながら、これらの方法によって形成された絶縁層
の上のＳｉ単結晶薄層の結晶性は満足すべきものではな
かったので、更に技術的な進歩が行なわれ、Ｓｉ単結晶
ウェーハを絶縁薄層を介して貼付け、半導体素子を形成
する活性領域のＳｉ単結晶ウェーハを研磨又はエツチン
グによって所望の薄膜にする方法が成功をおさめつつあ
る。
の上のＳｉ単結晶薄層の結晶性は満足すべきものではな
かったので、更に技術的な進歩が行なわれ、Ｓｉ単結晶
ウェーハを絶縁薄層を介して貼付け、半導体素子を形成
する活性領域のＳｉ単結晶ウェーハを研磨又はエツチン
グによって所望の薄膜にする方法が成功をおさめつつあ
る。
かかる貼付は法には、加圧のために単なる加重を用いる
ものと静電圧力を用いるものとがあるが、前者の例とし
て例えば特開昭４８−４０３７２号に述べられている。
ものと静電圧力を用いるものとがあるが、前者の例とし
て例えば特開昭４８−４０３７２号に述べられている。
本公知文献には、Ｓｉ単結晶ウェーハを酸化膜を介して
重ね、約１１００℃以上の温度で且つ約１００ｋｇ／ａ
ｄ以上の圧力で貼付する方法が紹介されている。また、
後者の例は、昭和６３年３月１日に日経マグロウヒル社
によって発行された「日経マイクロデバイス」第９２頁
。
重ね、約１１００℃以上の温度で且つ約１００ｋｇ／ａ
ｄ以上の圧力で貼付する方法が紹介されている。また、
後者の例は、昭和６３年３月１日に日経マグロウヒル社
によって発行された「日経マイクロデバイス」第９２頁
。
第９８頁に述べられている。以下、この半導体素子形成
用基板について説明する。
用基板について説明する。
第４図（Ｄ）には、かかるＳＯＩ構造を持つ半導体素子
形成用基板の一例が示されている。この基板は、ウェー
ハ１ａとウェーハ１ｂとを酸化膜１ｃを介して貼り合わ
せた後、ウェーハ１ｂの露出面を研磨または／およびエ
ツチング等により薄膜化することによって製造される。
形成用基板の一例が示されている。この基板は、ウェー
ハ１ａとウェーハ１ｂとを酸化膜１ｃを介して貼り合わ
せた後、ウェーハ１ｂの露出面を研磨または／およびエ
ツチング等により薄膜化することによって製造される。
具体的には次のようにして製造される。
先ず、第４図（Ａ）に示すように、ウェーハ１ａおよび
ウェーハ１ｂの全面に熱酸化によりそれぞれ酸化膜１ｃ
（例えば０．８μｍの厚み）を形成する。そして、ウェ
ーハ１ａとウェーハｌｂとを重ね合せ（第４図（Ｂ））
、その状態で炉に入れ、Ｎ２雰囲気中でこの重ね合せウ
エーノ）に約５００℃の温度で約３００Ｖのパルス状の
直流または交流電圧を加える。これによって、ウェーハ
１ａとウェーハ１ｂが接合されることになる。このウェ
ーハ接合体は、ウェーハ同士の結合性が強いので、従来
のプロセスにそのまま流すことが可能である。その後、
サーフェイスグラインドまたはエツチングによってウェ
ーハ１ｂの表面に被着された酸化膜１ｃを除去する（第
４図（Ｃ））とともに、その下のウェーハ１ｂを所定の
厚さとなるように均一な除去を行ない、更に加工歪層を
考慮して、鏡面ポリッシングし、半導体素子形成用の単
結晶薄膜とする（第４図（Ｄ））。
ウェーハ１ｂの全面に熱酸化によりそれぞれ酸化膜１ｃ
（例えば０．８μｍの厚み）を形成する。そして、ウェ
ーハ１ａとウェーハｌｂとを重ね合せ（第４図（Ｂ））
、その状態で炉に入れ、Ｎ２雰囲気中でこの重ね合せウ
エーノ）に約５００℃の温度で約３００Ｖのパルス状の
直流または交流電圧を加える。これによって、ウェーハ
１ａとウェーハ１ｂが接合されることになる。このウェ
ーハ接合体は、ウェーハ同士の結合性が強いので、従来
のプロセスにそのまま流すことが可能である。その後、
サーフェイスグラインドまたはエツチングによってウェ
ーハ１ｂの表面に被着された酸化膜１ｃを除去する（第
４図（Ｃ））とともに、その下のウェーハ１ｂを所定の
厚さとなるように均一な除去を行ない、更に加工歪層を
考慮して、鏡面ポリッシングし、半導体素子形成用の単
結晶薄膜とする（第４図（Ｄ））。
次に、ポリッシングの工程を説明する。
第２図に片面ポリッシングに用いられるポリッシング装
置の要部が示されている。
置の要部が示されている。
同図において、符号２は、ウェーハ接着用のプレートを
示しており、このプレート２の下面にはサーフェイスグ
ラインドおよびアルカリエラチンフグ後のウェーハ接合
体１が第３図に示すように、ワックスを介して着脱可能
に複数枚数接着されている。
示しており、このプレート２の下面にはサーフェイスグ
ラインドおよびアルカリエラチンフグ後のウェーハ接合
体１が第３図に示すように、ワックスを介して着脱可能
に複数枚数接着されている。
一方プレート２の下方に位置するターンテーブル３の上
面には、研磨布３ａが設けられている。
面には、研磨布３ａが設けられている。
そして、この装置にあっては、プレート２によってウェ
ーハ接合体１を研磨布３ａに圧着させるとともに、ター
ンテーブル３の回転によってウェーハ接合体ｌを支持す
るプレート２を回転させることによって、プレート２の
下面に接着されているウェーハ接合体１の主表面を研磨
するようになっている。その際研磨布３ａに体しては、
研磨剤スラリーとしてＮａＯＨまたはＮＨ，ＯＨによっ
て弱アルカリ性に調節されたコロイダルシリカ等の研磨
砥粒の懸濁液が供給される。
ーハ接合体１を研磨布３ａに圧着させるとともに、ター
ンテーブル３の回転によってウェーハ接合体ｌを支持す
るプレート２を回転させることによって、プレート２の
下面に接着されているウェーハ接合体１の主表面を研磨
するようになっている。その際研磨布３ａに体しては、
研磨剤スラリーとしてＮａＯＨまたはＮＨ，ＯＨによっ
て弱アルカリ性に調節されたコロイダルシリカ等の研磨
砥粒の懸濁液が供給される。
［発明が解決しようとする課題］
しかし、上記のような方法で、ＳＯＩ構造の半導体素子
形成用基板を製造した場合、下記のような問題が生じた
。
形成用基板を製造した場合、下記のような問題が生じた
。
酸化膜１ｃを形成したウェーハ同士を接合した場合、そ
の周縁部の接合強度は弱い。その結果、サーフェイスグ
ラインドを行なった際、ウェーハ１ｂの接合が弱い部分
つまりウェーハ１ｂの周縁部が欠けて分離することがあ
る。その際、ウェーハ１ｂの側面酸化膜１ｃも第４図（
Ｃ）に示すように同時に消失してしまうこととなる。そ
の結果、サーフェイスグラインドに続いて上記ポリッシ
ング装置を利用してポリッシング（研磨）する時には、
Ｓｉが剥き出しとなっているので、ウェーハｌｂの周縁
端面の側面酸化膜１ｃが欠けている部分は、当該酸化膜
が残存している部分に比較してポリッシングされ易く、
特にウェーハ１ｂを５μｍ以下に薄膜化するにあっては
、その厚さコントロールが離しい。
の周縁部の接合強度は弱い。その結果、サーフェイスグ
ラインドを行なった際、ウェーハ１ｂの接合が弱い部分
つまりウェーハ１ｂの周縁部が欠けて分離することがあ
る。その際、ウェーハ１ｂの側面酸化膜１ｃも第４図（
Ｃ）に示すように同時に消失してしまうこととなる。そ
の結果、サーフェイスグラインドに続いて上記ポリッシ
ング装置を利用してポリッシング（研磨）する時には、
Ｓｉが剥き出しとなっているので、ウェーハｌｂの周縁
端面の側面酸化膜１ｃが欠けている部分は、当該酸化膜
が残存している部分に比較してポリッシングされ易く、
特にウェーハ１ｂを５μｍ以下に薄膜化するにあっては
、その厚さコントロールが離しい。
その上、ウェーハ接合体１の研磨布３ａへの圧接に起因
するプレート２の弾性変形、ターンテーブル３の半径方
向多位置での周速の違いが生じており、それらに起因し
てウェーハ１ｂのポリッシング後の面内の厚さバラツキ
が生じてしまう。
するプレート２の弾性変形、ターンテーブル３の半径方
向多位置での周速の違いが生じており、それらに起因し
てウェーハ１ｂのポリッシング後の面内の厚さバラツキ
が生じてしまう。
本発明は、かかる点に鑑みなされたもので、ウェーハの
研磨量のコントロールが容易で、しかも面内の厚さバラ
ツキを小さく抑えることができる半導体素子形成用基板
の製造方法を提供することを目的としている。
研磨量のコントロールが容易で、しかも面内の厚さバラ
ツキを小さく抑えることができる半導体素子形成用基板
の製造方法を提供することを目的としている。
この発明のそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろう
。
明細書の記述および添附図面から明らかになるであろう
。
［課題を解決するための手段］
上記目的を達成するために、本発明は、少なくともその
主面の一方を鏡面化した２枚のＳｉ単結晶ウェーハの鏡
面主面を酸化膜を介して接合一体化し、一方の当該ウェ
ーハをその主面に平行に均一に除去して薄膜化し、所謂
ＳＯＩ構造の半導体素子形成用基板を製造するにあたり
、少なくとも上記薄膜化工程の前に、薄膜化されるＳｉ
単結晶ウェーハの直径を他方のＳｉ単結晶ウェーハの直
径より僅かに小さくして両Ｓｉ単結晶ウェーハの接合面
外周の露出未接合部分をその外周全域において均等化し
ておき、さらに上記薄膜化工程の前に、薄膜化されるＳ
ｉ単結晶ウェーへの外周端面及び他のＳｉ単結晶ウェー
ハ外周主表面に、Ｓｉ単結晶ウェーハよりも同一条件下
で研磨速度の遅い材質の薄膜を所定の厚さに形成し、次
いで一方のＳｉ単結晶ウェーハの薄膜化のための研磨を
行なうようにしたものである。
主面の一方を鏡面化した２枚のＳｉ単結晶ウェーハの鏡
面主面を酸化膜を介して接合一体化し、一方の当該ウェ
ーハをその主面に平行に均一に除去して薄膜化し、所謂
ＳＯＩ構造の半導体素子形成用基板を製造するにあたり
、少なくとも上記薄膜化工程の前に、薄膜化されるＳｉ
単結晶ウェーハの直径を他方のＳｉ単結晶ウェーハの直
径より僅かに小さくして両Ｓｉ単結晶ウェーハの接合面
外周の露出未接合部分をその外周全域において均等化し
ておき、さらに上記薄膜化工程の前に、薄膜化されるＳ
ｉ単結晶ウェーへの外周端面及び他のＳｉ単結晶ウェー
ハ外周主表面に、Ｓｉ単結晶ウェーハよりも同一条件下
で研磨速度の遅い材質の薄膜を所定の厚さに形成し、次
いで一方のＳｉ単結晶ウェーハの薄膜化のための研磨を
行なうようにしたものである。
［作用］
本発明によれば、研磨時には、薄膜化されるウェーハの
周囲は、シリコン単結晶と比較して、研磨速度の遅い材
質からなる所定厚さの薄膜が存在するので、前段階のサ
ーフェイスグラインドによって表面が除去される際にお
いても、ウェーハの外周縁からチップ欠けを生じること
なく、またポリッシングの過程において、研磨量が部分
的に不均一であっても、最終的にはこのガードリングと
して機能する上記薄膜によって決められたＳｉ単結晶薄
膜が残る。
周囲は、シリコン単結晶と比較して、研磨速度の遅い材
質からなる所定厚さの薄膜が存在するので、前段階のサ
ーフェイスグラインドによって表面が除去される際にお
いても、ウェーハの外周縁からチップ欠けを生じること
なく、またポリッシングの過程において、研磨量が部分
的に不均一であっても、最終的にはこのガードリングと
して機能する上記薄膜によって決められたＳｉ単結晶薄
膜が残る。
この結果、当該ガードリングの厚さを制御することによ
って、ＳＯＩ槽構造もつ半導体素子形成用基板の半導体
素子懲戒用のＳｉ単結晶薄膜を、特に厚みの薄いレベル
で例えば数ミクロンレベルでも精密に制御することがで
きる。
って、ＳＯＩ槽構造もつ半導体素子形成用基板の半導体
素子懲戒用のＳｉ単結晶薄膜を、特に厚みの薄いレベル
で例えば数ミクロンレベルでも精密に制御することがで
きる。
［実施例］
以下、本発明に係るウェーハの製造方法の実施例を図面
に基づいて説明する。
に基づいて説明する。
第１図（Ｆ）にはＳＯＩ構造の半導体素子形成用基板の
縦断面図が示されている。
縦断面図が示されている。
この半導体素子形成用基板は、ウェーハ１ａとウェーハ
１ｂとを酸化膜１ｃを介して接合一体化したウェーハ接
合体において、ウェーハ１ｂを薄膜化することによって
製造される。
１ｂとを酸化膜１ｃを介して接合一体化したウェーハ接
合体において、ウェーハ１ｂを薄膜化することによって
製造される。
具体的には次のようにして製造される。
先ず、第１図（Ａ）に示すように、ウェーハ１ａおよび
ウェーハ１ｂの全面に熱酸化によりそれぞれ酸化膜１ｃ
を形成する。そして、ウェーハ１ａとウェーハ１ｂとを
重ね合せ（第１図（Ｂ））その状態で炉に入れ、４００
℃、４００Ｖの条件で加熱およびパルス状の電圧を印加
して１両者を接合する。その後、サーフェイスグライン
ドまたはエツチングによってウェーハ１ｂの表面に被着
された酸化膜１ｃを除去する。このとき、ウェーハ１ａ
及びウェーハ１ｂの直径が同一のときウェーハ１ｂの接
合が弱い部分つまりウェーハ１ｂの周縁部が欠けて飛散
してしまいウェーハ１ｂの側面酸化膜１ｃも同時に消失
してしまうこととなる。
ウェーハ１ｂの全面に熱酸化によりそれぞれ酸化膜１ｃ
を形成する。そして、ウェーハ１ａとウェーハ１ｂとを
重ね合せ（第１図（Ｂ））その状態で炉に入れ、４００
℃、４００Ｖの条件で加熱およびパルス状の電圧を印加
して１両者を接合する。その後、サーフェイスグライン
ドまたはエツチングによってウェーハ１ｂの表面に被着
された酸化膜１ｃを除去する。このとき、ウェーハ１ａ
及びウェーハ１ｂの直径が同一のときウェーハ１ｂの接
合が弱い部分つまりウェーハ１ｂの周縁部が欠けて飛散
してしまいウェーハ１ｂの側面酸化膜１ｃも同時に消失
してしまうこととなる。
次に、ウェーハ１ｂの周辺部分を例えばホトレジストマ
スクを用いてエツチングオフして、露出未接合部分をそ
の外周全域において均等化する。
スクを用いてエツチングオフして、露出未接合部分をそ
の外周全域において均等化する。
具体的には、ウェーハ１ｂの径がウェーハ１ａの径より
も３〜５ｍｍ程度小さくなるようにする。
も３〜５ｍｍ程度小さくなるようにする。
その結果、ウェーハｌａの外周主表面がリング状に均等
に露出されることになる（第１図（Ｃ））。
に露出されることになる（第１図（Ｃ））。
この場合、ウェーハ１ｂの直径を予めウェーハ１ａより
も小さくなるように選定しておいても良い。
も小さくなるように選定しておいても良い。
その後、ウェーハ１ｂの外周端面および表面並びにウェ
ーハ１ａの外周主表面に例えば厚さが５μｍ程度以下の
二酸化ケイ素からなるＣＶＤ酸化膜１ｄを形成する（第
１図Ｄ））。次に、サーフェイスグラインド若しくはエ
ツチングを行なうことによって、ウェーハ１ｂの表面の
ＣＶＤ酸化酸化膜ｌ一部を除去する（第１図（Ｅ））。
ーハ１ａの外周主表面に例えば厚さが５μｍ程度以下の
二酸化ケイ素からなるＣＶＤ酸化膜１ｄを形成する（第
１図Ｄ））。次に、サーフェイスグラインド若しくはエ
ツチングを行なうことによって、ウェーハ１ｂの表面の
ＣＶＤ酸化酸化膜ｌ一部を除去する（第１図（Ｅ））。
その後、さらにポリッシングによってウェーハ１ｂを鏡
面加工する（第１図（Ｆ））。
面加工する（第１図（Ｆ））。
このポリッシングは、従来と同様な装置（第２図）を用
いて次のようにして行なわれる。
いて次のようにして行なわれる。
プレート２の下面に、第２図および第３図に示すように
、ワックスを介して着脱可能にウェーハ接合体１を複数
枚接着する。そして、プレート２によってウェーハ接合
体工を研磨布３ａに圧接させるとともに、ターンテーブ
ル３の回転によってウェーハ接合体１を支持するプレー
ト２をも回転させて研磨布３ａにウェーハ接合体１を摺
接させることによって、プレート２の下面に接着されて
いるウェーハ１接合体の主面を研磨する。その際。
、ワックスを介して着脱可能にウェーハ接合体１を複数
枚接着する。そして、プレート２によってウェーハ接合
体工を研磨布３ａに圧接させるとともに、ターンテーブ
ル３の回転によってウェーハ接合体１を支持するプレー
ト２をも回転させて研磨布３ａにウェーハ接合体１を摺
接させることによって、プレート２の下面に接着されて
いるウェーハ１接合体の主面を研磨する。その際。
研磨布３ａに対しては、研磨剤スラリーとして、コロイ
ダルシリカ等の研磨砥粒を懸濁したＮａＯＨ，ＮＨ，Ｏ
Ｈの弱アルカリ性水溶液が供給される。
ダルシリカ等の研磨砥粒を懸濁したＮａＯＨ，ＮＨ，Ｏ
Ｈの弱アルカリ性水溶液が供給される。
上記のような方法によって５ＯＩＩ造の半導体素子形成
用基板を製造すれば下記のような効果を得ることができ
る。
用基板を製造すれば下記のような効果を得ることができ
る。
即ち、上記実施例の方法によれば、研磨時にはウェーハ
１ａの外周主表面にはガードリングとして機能する所定
厚さのＣＶＤ酸化膜１ｄが存在するので、このＣＶＤ酸
化膜１ｄをストッパとして上記ウェーハｌが研磨され（
なお、ウェーハ１ｂ外周端面に付０着するＣＶＤ酸化膜
１ｄは薄いためウェーハ１のサーフェイスグラインドの
際または鏡面研磨の際容易に除去される）、ウェーハ１
のターンテーブル側への圧接力を大きくして研磨速度を
速めた場合であっても、研磨の終了間際には上記圧接力
の一部は上記ＣＶＤ酸化膜１ｄの上面によってサポート
されることになる結果、その分、研磨速度が遅くなり、
上記ウェーハ１の研磨量のコントロール、ひいてはＳｉ
単結晶薄膜の厚さ制御が容易となる。また、その研磨面
の厚さバラツキが小さく、その研磨面も美麗となる。そ
の結果。
１ａの外周主表面にはガードリングとして機能する所定
厚さのＣＶＤ酸化膜１ｄが存在するので、このＣＶＤ酸
化膜１ｄをストッパとして上記ウェーハｌが研磨され（
なお、ウェーハ１ｂ外周端面に付０着するＣＶＤ酸化膜
１ｄは薄いためウェーハ１のサーフェイスグラインドの
際または鏡面研磨の際容易に除去される）、ウェーハ１
のターンテーブル側への圧接力を大きくして研磨速度を
速めた場合であっても、研磨の終了間際には上記圧接力
の一部は上記ＣＶＤ酸化膜１ｄの上面によってサポート
されることになる結果、その分、研磨速度が遅くなり、
上記ウェーハ１の研磨量のコントロール、ひいてはＳｉ
単結晶薄膜の厚さ制御が容易となる。また、その研磨面
の厚さバラツキが小さく、その研磨面も美麗となる。そ
の結果。
ウェーハ１ｂの研磨後の厚さバラツキを中心厚さ５μｍ
に対し、±１０％に制御することができた。
に対し、±１０％に制御することができた。
故に、信頼性の高い半導体素子形成用基板を得ることが
できる。
できる。
また、前段階のサーブエイスゲラインドによって表面が
除去される際においても、ウェーハ１ｂの外周縁からチ
ップ欠けを生じることはない。
除去される際においても、ウェーハ１ｂの外周縁からチ
ップ欠けを生じることはない。
以上１本発明者によってなされた発明を実施例に基づき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
上記実施例では、ウェーハ１ａの外周主表面に二酸化ケ
イ素からなるＣＶＤ酸化膜１ｄを形成し、それをガード
リングとして用いるようにしたが、二酸化ケイ素からな
る熱酸化膜または窒化ケイ素からなる窒化膜その他の材
料でガードリングとして機能する薄膜を形成するように
しても良い。熱酸化膜および窒化膜はＣＶＤ酸化膜１ｄ
よりもポリッシング速度が遅いので、ストッパとしての
機能がより高くなる。
イ素からなるＣＶＤ酸化膜１ｄを形成し、それをガード
リングとして用いるようにしたが、二酸化ケイ素からな
る熱酸化膜または窒化ケイ素からなる窒化膜その他の材
料でガードリングとして機能する薄膜を形成するように
しても良い。熱酸化膜および窒化膜はＣＶＤ酸化膜１ｄ
よりもポリッシング速度が遅いので、ストッパとしての
機能がより高くなる。
［発明の効果］
本願において開示される発明のうち代表的なもの効果を
説明すれば下記のとおりである。
説明すれば下記のとおりである。
即ち、本発明は、少なくともその主面の一方を鏡面化し
た２枚のＳｉ単結晶ウェーハの鏡面主面を酸化膜を介し
て接合一体化し、一方の当該ウェーハをその主面に平行
に均一に除去して薄膜化し、所請ＳＯＩ構造の半導体素
子形成用基板を製造するにあたり、少なくとも上記薄膜
化工程の前に、薄膜化されるＳｉ単結晶ウェーハの直径
を他方のＳｉ単結晶ウェーハの直径より僅かに小さくし
て両Ｓｉ単結晶ウェーハの接合面外周の露出未接合部分
をその外周全域において均等化しておき、さらに上記薄
膜化工程の前に、薄膜化されるＳｉ単結晶ウェーハの外
周端面及び他のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ
単結晶ウェーハよりも同一条件下で研磨速度の遅い材質
の薄膜を所定の厚さに形成し、次いで一方のＳｉ単結晶
ウェーハの薄膜化のための研磨を行なうようにしたので
、上記ウェーハの外周に形成した薄膜（ガードリング）
をストッパとして上記ウェーハが研磨され、ウェーハの
ターンテーブル側への圧接力を大きくして研磨速度を速
めた場合であっても、研磨の終了間際には上記圧接力の
一部は上記ガードリングによってサポートされることに
なる結果、その分、研磨速度が遅くなり、上記ウェーハ
の研磨量のコントロール、ひいてはウェーハの厚さ制御
が容易となる。特に、従来困難であった半導体素子形成
のための単結晶薄層の著しく厚みの小さい場合に本技術
は特に有効である。
た２枚のＳｉ単結晶ウェーハの鏡面主面を酸化膜を介し
て接合一体化し、一方の当該ウェーハをその主面に平行
に均一に除去して薄膜化し、所請ＳＯＩ構造の半導体素
子形成用基板を製造するにあたり、少なくとも上記薄膜
化工程の前に、薄膜化されるＳｉ単結晶ウェーハの直径
を他方のＳｉ単結晶ウェーハの直径より僅かに小さくし
て両Ｓｉ単結晶ウェーハの接合面外周の露出未接合部分
をその外周全域において均等化しておき、さらに上記薄
膜化工程の前に、薄膜化されるＳｉ単結晶ウェーハの外
周端面及び他のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ
単結晶ウェーハよりも同一条件下で研磨速度の遅い材質
の薄膜を所定の厚さに形成し、次いで一方のＳｉ単結晶
ウェーハの薄膜化のための研磨を行なうようにしたので
、上記ウェーハの外周に形成した薄膜（ガードリング）
をストッパとして上記ウェーハが研磨され、ウェーハの
ターンテーブル側への圧接力を大きくして研磨速度を速
めた場合であっても、研磨の終了間際には上記圧接力の
一部は上記ガードリングによってサポートされることに
なる結果、その分、研磨速度が遅くなり、上記ウェーハ
の研磨量のコントロール、ひいてはウェーハの厚さ制御
が容易となる。特に、従来困難であった半導体素子形成
のための単結晶薄層の著しく厚みの小さい場合に本技術
は特に有効である。
第１図（Ａ）〜（Ｆ）は本発明に係るウェーハの製造方
法の実施例の各製造工程を示す図、第２図はウェーノ）
、のポリッシングを行なうポリッシング装置の要部を示
す縦断面図、 第３図はプレートへのウェーハの貼り付は状態を示すプ
レートの下面図。 第４図（Ａ）〜（Ｄ）は従来方法の各製造工程を示す図
である。 １ａ・・・・ウェーハ、ｌｂ・・・・ウェーハ、１ｃ・
・第１図 （Ａ） 第１図 ８８−
法の実施例の各製造工程を示す図、第２図はウェーノ）
、のポリッシングを行なうポリッシング装置の要部を示
す縦断面図、 第３図はプレートへのウェーハの貼り付は状態を示すプ
レートの下面図。 第４図（Ａ）〜（Ｄ）は従来方法の各製造工程を示す図
である。 １ａ・・・・ウェーハ、ｌｂ・・・・ウェーハ、１ｃ・
・第１図 （Ａ） 第１図 ８８−
Claims (1)
- 【特許請求の範囲】 １、少なくともその主面の一方を鏡面化した２枚のＳｉ
単結晶ウェーハの鏡面主面を酸化膜を介して接合一体化
し、一方の当該ウェーハをその主面に平行に均一に除去
して薄膜化し、所謂ＳＯＩ構造の半導体素子形成用基板
を製造するにあたり、少なくとも上記薄膜化工程の前に
、薄膜化されるＳｉ単結晶ウェーハの直径を他方のＳｉ
単結晶ウェーハの直径より僅かに小さくして両Ｓｉ単結
晶ウェーハの接合面外周の露出未接合部分をその外周全
域において均等化しておき、さらに上記薄膜化工程の前
に、薄膜化されるＳｉ単結晶ウェーハの外周端面及び他
のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ単結晶ウェー
ハよりも同一条件下で研磨速度の遅い材質の薄膜を所定
の厚さに形成し、次いで一方のＳｉ単結晶ウェーハの薄
膜化のための研磨を行なうことを特徴とするＳＯＩ構造
の半導体素子形成用基板の製造方法。 ２、薄膜化されるＳｉ単結晶ウェーハの外周端面及び他
のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ単結晶ウェー
ハよりも同一条件下で研磨速度の遅い材質の薄膜として
二酸化ケイ素からなる薄膜を用いることを特徴とする請
求項１記載のＳＯＩ構造の半導体素子形成用基板の製造
方法。 ３、薄膜化されるＳｉ単結晶ウェーハの外周端面及び他
のＳｉ単結晶ウェーハ外周主表面に、Ｓｉ単結晶ウェー
ハよりも同一条件下で研磨速度の遅い材質の薄膜として
窒化ケイ素からなる薄膜を用いることを特徴とする請求
項１記載のＳＯＩ構造の半導体素子形成用基板の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211761A JPH0636414B2 (ja) | 1989-08-17 | 1989-08-17 | 半導体素子形成用基板の製造方法 |
| US07/565,973 US5032544A (en) | 1989-08-17 | 1990-08-13 | Process for producing semiconductor device substrate using polishing guard |
| EP90308908A EP0413547B1 (en) | 1989-08-17 | 1990-08-14 | Process for producing semiconductor device substrate |
| DE90308908T DE69001411T2 (de) | 1989-08-17 | 1990-08-14 | Verfahren zur Herstellung eines Substrats für Halbleiteranordnungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211761A JPH0636414B2 (ja) | 1989-08-17 | 1989-08-17 | 半導体素子形成用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376118A true JPH0376118A (ja) | 1991-04-02 |
| JPH0636414B2 JPH0636414B2 (ja) | 1994-05-11 |
Family
ID=16611143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211761A Expired - Lifetime JPH0636414B2 (ja) | 1989-08-17 | 1989-08-17 | 半導体素子形成用基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5032544A (ja) |
| EP (1) | EP0413547B1 (ja) |
| JP (1) | JPH0636414B2 (ja) |
| DE (1) | DE69001411T2 (ja) |
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| JP2002100596A (ja) * | 2000-09-25 | 2002-04-05 | Mitsubishi Materials Silicon Corp | シリコンウェーハのエッジ部保護方法 |
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