JP2004140164A

JP2004140164A - 半導体記憶装置

Info

Publication number: JP2004140164A
Application number: JP2002303063A
Authority: JP
Inventors: Takeshi Midorikawa; 緑川　剛; Masayuki Hayakawa; 早川　誠幸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-10-17
Filing date: 2002-10-17
Publication date: 2004-05-13

Abstract

【課題】セルサイズの大型化を抑えてソフトエラー耐性を向上させることが困難であった。
【解決手段】スタティックＲＡＭは６個のトランジスタを有している。このスタティックＲＡＭの記憶ノードＮＤ０、ＮＤ１にはトレンチキャパシタＴＣ０、ＴＣ１が接続されている。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば６個のトランジスタにより構成されたスタティックＲＡＭに関する。
【０００２】
【従来の技術】
図１０、図１１、図１２は、従来のスタティックＲＡＭを示すものであり、図１０は回路図、図１１は図１０に対応したレイアウト図、図１２は図１１に示すＸＩＩ−ＸＩＩ線に沿った断面図である。
【０００３】
図１０、図１１において、このスタティックＳＲＡＭは、ラッチ回路を構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ０、Ｐ１、ＮチャネルＭＯＳトランジスタＮＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ０、Ｎ１、記憶ノードＮＤ０とビット線ＢＬの間に接続された転送用のＮＭＯＳトランジスタＮ０１、及び記憶ノードＮＤ１とビット線／ＢＬの間に接続された転送用のＮＭＯＳトランジスタＮ１１とにより構成されている。これら転送用のＮＭＯＳトランジスタＮ０１、Ｎ１１のゲートはワード線ＷＬに接続されている。
【０００４】
【発明が解決しようとする課題】
ところで、例えば図１２に示すように、記憶ノードＮＤ０に放射線が通過すると、Ｐ型のウェル領域（Ｐ−ｗｅｌｌ）及びＰ型の基板（Ｐ−ｓｕｂ）内に電子（ｅ−）が発生する。この電子によるファンネリング電流は、記憶ノードＮＤ０へ流れる。仮に記憶ノードＮＤ０がデータ“１”を記憶していたとすると、このファンネリング電流により、データ“１”がデータ“０”へと反転してしまう。このようなソフトエラーが発生した場合、半導体記憶装置の信頼性が低下する。
【０００５】
近年、６個のトランジスタを用いたスタティックＲＡＭは、微細化が進んでいる。これに伴い、記憶ノードＮＤ０、ＮＤ１の記憶容量も小さくなっている。このため、上記ソフトエラーが発生し易くなっている。
【０００６】
そこで、ソフトエラー耐性を向上させるため、記憶ノードに容量を接続することが考えられている。しかし、記憶ノードに容量を接続することにより、スタティックＲＡＭセルのサイズが大型化するという問題が発生する。したがって、セルサイズの大型化を抑えてソフトエラー耐性を向上させることが望まれている。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、セルサイズの大型化を抑えてソフトエラー耐性を向上させることが可能な半導体記憶装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタと、第１導電型の第３のトランジスタと、第２導電型の第４のトランジスタとを有し、前記第１、第２のトランジスタの接続部及び前記第３、第４のトランジスタのゲート電極が第１の記憶ノードとされ、前記第３、第４のトランジスタの接続部及び前記第１、第２のトランジスタのゲート電極が第２の記憶ノードとされたラッチ部と、前記第１の記憶ノードと第１のビット線とに接続され、ゲート電極がワード線に接続された第２導電型の第５トランジスタと、前記第２の記憶ノードと第２のビット線とに接続され、ゲート電極が前記ワード線に接続された第２導電型の第６トランジスタと、前記第１の記憶ノードに接続された第１のトレンチキャパシタと、前記第２の記憶ノードに接続された第２のトレンチキャパシタとを具備している。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
（第１の実施形態）
図１、図２、図３は、本発明の第１の実施形態を示すものであり、図１は回路図、図２はレイアウト図、図３は図２のＩＩＩ−ＩＩＩ線に沿った断面図を示している。尚、レイアウト図において、斜線部はポリシリコン層を示し、ドット部は拡散層を示し、白色部は金属配線層を示している。また、断面図において、細線のハッチングは導体を示し、太線のハッチングは絶縁体を示している。
【００１１】
図１、図２において、このスタティックＳＲＡＭは、ラッチ回路を構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｐ０、Ｐ１、ＮチャネルＭＯＳトランジスタＮＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ０、Ｎ１、記憶ノードＮＤ０とビット線ＢＬの間に接続された転送用のＮＭＯＳトランジスタＮ０１、及び記憶ノードＮＤ１とビット線／ＢＬの間に接続された転送用のＮＭＯＳトランジスタＮ１１とにより構成されている。これら転送用のＮＭＯＳトランジスタＮ０１、Ｎ１１のゲートはワード線ＷＬに接続されている。
【００１２】
記憶ノードＮＤ０と第２の電源Ｖｓｓとの間には、例えばトレンチキャパシタＴＣ０が接続されている。また、記憶ノードＮＤ１と第２の電源Ｖｓｓとの間には、例えばトレンチキャパシタＴＣ１が接続されている。このトレンチキャパシタＴＣ０、ＴＣ１は、図２、図３に示すように、Ｎ型のウェル領域（Ｎ−ｗｅｌｌ）１２とＰ型のウェル領域（Ｐ−ｗｅｌｌ）１３との境界に形成されている。
【００１３】
図３は、トレンチキャパシタＴＣ０の一例を示している。トレンチキャパシタＴＣ１もＴＣ０と同様の構成とされている。このトレンチキャパシタＴＣ０は、Ｎ型のウェル領域１２とＰ型のウェル領域１３、及びＰ型の半導体基板（Ｐ−ｓｕｂ）１１内に形成されたトレンチ１４を用いて構成されている。すなわち、このトレンチ１４内にはキャパシタ絶縁膜１５及びＮ^＋のポリシリコン層により構成されたストレージ電極１６が形成されている。このキャパシタ絶縁膜１５により、ストレージ電極１６は、Ｎ型のウェル領域１２、Ｐ型のウェル領域１３、及びＰ型の半導体基板１１から絶縁されている。このストレージ電極１６は、トレンチ１４上部のキャパシタ絶縁膜１５が除去された部分において、ストラップ１７に接続され、このストラップ１７を介してＮ^＋型の拡散層に接続されている。ストラップ１７は、Ｎ⁻型の拡散層により構成され、前記Ｎ^＋型の拡散層は、ＮＭＯＳトランジスタＮ０を構成している。
【００１４】
尚、各トランジスタ及びトレンチキャパシタ等は、素子分離領域（ＳＴＩ）により分離されている。
【００１５】
上記第１の実施形態によれば、記憶ノードＮＤ０、ＮＤ１にトレンチキャパシタＴＣ０、ＴＣ１からなるキャパシタを接続している。したがって、記憶ノードＮＤ０、ＮＤ１の容量を増大することができるため、ソフトエラー耐性を向上できる。
【００１６】
また、トレンチキャパシタＴＣ０、ＴＣ１は、記憶ノードＮＤ０、ＮＤ１に接続された金属配線Ｍ１の下方に位置し、しかも、トレンチキャパシタＴＣ０、ＴＣ１は、Ｎ型のウェル領域１２とＰ型のウェル領域１３、及びＰ型の半導体基板１１内に形成されている。このため、トレンチキャパシタＴＣ０、ＴＣ１を形成するために、特別なスペースを必要としないため、セルサイズの増大を防止できる。
【００１７】
しかも、トレンチキャパシタＴＣ０、ＴＣ１は、Ｎ型のウェル領域１２とＰ型のウェル領域１３の境界に形成されている。一般に、ウェル領域内に形成されるＮ型又はＰ型の拡散層は、ウェル領域の境界からの距離が定められている。例えば図２に示すように、Ｎ型のウェル領域１２内に形成されるＰ型の拡散層は、Ｎ型のウェル領域１２の境界から距離Ｌ１の位置に形成され、Ｐ型のウェル領域１３内に形成されるＮ型の拡散層は、Ｐ型のウェル領域１３の境界から前記距離Ｌ１より長いＬ２の位置に形成される。このため、各ウェル領域の境界近傍には拡散層を形成することができない。すなわち、ウェル領域の境界近傍にはスペースが存在する。そこで、第１の実施形態のように、このスペースにトレンチキャパシタを形成することにより、空いたスペースを有効に利用できる。さらに、トレンチキャパシタを形成するために、別途スペースを必要としないため、セルサイズの増大を防止することができる。
【００１８】
また、トレンチキャパシタＴＣ０、ＴＣ１は基板１１内に形成されるため、金属配線Ｍ１の配置に影響を与えない。したがって、レイアウトを容易化できる利点を有している。
【００１９】
さらに、トレンチキャパシタＴＣ０、ＴＣ１は、ダイナミックＲＡＭのキャパシタと同様の構成、及び同様の製造方法により製造することができる。このため、例えばスタティックＲＡＭとダイナミックＲＡＭを含むシステムＬＳＩにおいて、製造工程の増大を招くことなく、ソフトエラー耐性が優れたスタティックＲＡＭを製造することができる。
【００２０】
（第２の実施形態）
図４、図５は、本発明の第２の実施形態を示している。第２の実施形態に示すスタティックＲＡＭの回路構成は、第１の実施形態において示した図１と同様である。但し、レイアウトが図２と相違している。図４、図５において、図１乃至図３と同一部分には同一符号を付し、異なる部分について説明する。
【００２１】
図４において、２つのＰ型のウェル領域１３の相互間にＮ型のウェル領域１２が形成されている。２つのＰ型のウェル領域１３には、ＮＭＯＳトランジスタＮ０、Ｎ０１、Ｎ１、Ｎ１１がそれぞれ形成されている。また、Ｎ型のウェル領域１２内には、ＰＭＯＳトランジスタＰ０、Ｐ１、及びトレンチキャパシタＴＣ０、ＴＣ１が形成されている。トレンチキャパシタＴＣ０はＰＭＯＳトランジスタＰ０の拡散層に接続され、トレンチキャパシタＴＣ１はＰＭＯＳトランジスタＰ１の拡散層に接続されている。
【００２２】
図５は、図４のＶ−Ｖ線に沿った断面図を示している。トレンチキャパシタＴＣ０は、Ｎ型のウェル領域１２及びＰ型の半導体基板１１に形成されたトレンチ１４内に形成されている。このトレンチ１４内には、キャパシタ絶縁膜１５を介して例えばＰ^＋型のポリシリコンからなるストレージ電極２３が形成されている。このストレージ電極２３は、Ｐ⁻型の拡散層からなるストラップ２４を介してＰＭＯＳトランジスタＰ０の拡散層に接続されている。
【００２３】
さらに、前記ストレージ電極２３の上には、絶縁膜１９を介してＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲート電極２０が形成されている。このゲート電極２０の上には、コンタクトＣＨ及び金属配線Ｍ１が形成され、ゲート電極２０はコンタクトＣＨ及び金属電極Ｍ１を介して、図４に示すように、記憶ノードＮＤ０に接続される。
【００２４】
一方、トレンチキャパシタＴＣ１もトレンチキャパシタＴＣ０と同様の構成とされている。尚、各トランジスタ及びトレンチキャパシタ等は、素子分離領域（ＳＴＩ）により分離されている。
【００２５】
上記第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。すなわち、記憶ノードＮＤ０、ＮＤ１にトレンチキャパシタＴＣ０、ＴＣ１からなるキャパシタを接続している。このため、記憶ノードＮＤ０、ＮＤ１の容量を増大することができるため、ソフトエラー耐性を向上できる。
【００２６】
また、トレンチキャパシタＴＣ０は、ＰＭＯＳトランジスタＰ０の拡散層に接続され、ＰＭＯＳトランジスタＰ１（ＮＭＯＳトランジスタＮ１）のゲート電極の一端部下方に位置し、トレンチキャパシタＴＣ１は、ＰＭＯＳトランジスタＰ１の拡散層に接続され、ＰＭＯＳトランジスタＰ０（ＮＭＯＳトランジスタＮ０）のゲート電極の一端部下方に位置している。このため、トレンチキャパシタＴＣ０、ＴＣ１を形成するために、特別なスペースを必要としないため、セルサイズの増大を防止できる。
【００２７】
（第３の実施形態）
図６は、本発明の第３の実施形態を示すものであり、図２に示すレイアウトを変形した例を示している。図６において、トレンチキャパシタＴＣ０、ＴＣ１のサイズが図２に示すサイズよりも大きくされている。すなわち、トレンチキャパシタＴＣ０はＰＭＯＳトランジスタＰ０（ＮＭＯＳトランジスタＮ０）のゲート電極２１の下方まで拡張され、トレンチキャパシタＴＣ１はＰＭＯＳトランジスタＰ１（ＮＭＯＳトランジスタＮ１）のゲート電極２０の下方まで拡張されている。これらトレンチキャパシタＴＣ０とゲート電極２１は図示せぬ絶縁膜を介して絶縁され、トレンチキャパシタＴＣ１とゲート電極２０は図示せぬ絶縁膜を介して絶縁されている。
【００２８】
上記第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。しかも、トレンチキャパシタＴＣ０、ＴＣ１をＰＭＯＳトランジスタＰ０、Ｐ１のゲート電極２１、２０の下方まで拡張している。このため、セルサイズを増大することなく、トレンチキャパシタＴＣ０、ＴＣ１の容量を増加することが可能である。
【００２９】
（第４の実施形態）
図７は、本発明の第４の実施形態を示すものであり、図４に示すレイアウトを変形した例を示している。図７において、トレンチキャパシタＴＣ０、ＴＣ１は、Ｐ型のウェル領域１３とＮ型のウェル領域１２の境界に形成されている。すなわち、トレンチキャパシタＴＣ０は、Ｐ型のウェル領域１３とＮ型のウェル領域１２の境界であって、ＮＭＯＳトランジスタＮ０、Ｎ０１の拡散層と、ＰＭＯＳトランジスタＰ０の拡散層の相互間に配置されている。さらに、このトレンチキャパシタＴＣ０は、記憶ノードＮＤ０に接続された金属配線Ｍ１の下方に形成されている。
【００３０】
また、トレンチキャパシタＴＣ１は、Ｐ型のウェル領域１３とＮ型のウェル領域１２の境界であって、ＮＭＯＳトランジスタＮ１、Ｎ１１の拡散層と、ＰＭＯＳトランジスタＰ１の拡散層の相互間に配置されている。さらに、このトレンチキャパシタＴＣ１は、記憶ノードＮＤ１に接続された金属配線Ｍ１の下方に形成されている。
【００３１】
これらトレンチキャパシタＴＣ０、ＴＣ１は、例えば図５に示すトレンチキャパシタと同様の構成とされている。すなわち、ストレージ電極は、例えばＰ^＋ポリシリコン層により構成され、このポリシリコン層はストラップを介してＰＭＯＳトランジスタの拡散層に接続されている。
【００３２】
上記第４の実施形態によれば、トレンチキャパシタＴＣ０、ＴＣ１をＰ型のウェル領域とＮ型のウェル領域の境界の領域に形成している。このため、トレンチキャパシタＴＣ０、ＴＣ１を形成するために、別途スペースを必要としないため、セルサイズの増大を抑えてソフトエラー耐性を向上できる。
【００３３】
（第５の実施形態）
図８は、本発明の第５の実施形態を示すものであり、図７に示すレイアウトを変形した例を示している。図８において、トレンチキャパシタＴＣ０、ＴＣ１のサイズが図７に示すサイズよりも大きくされている。すなわち、トレンチキャパシタＴＣ０はＰＭＯＳトランジスタＰ０（ＮＭＯＳトランジスタＮ０）のゲート電極２１の下方まで拡張され、トレンチキャパシタＴＣ１はＰＭＯＳトランジスタＰ１（ＮＭＯＳトランジスタＮ１）のゲート電極２０の下方まで拡張されている。これらトレンチキャパシタＴＣ０とゲート電極２１は図示せぬ絶縁膜を介して絶縁され、トレンチキャパシタＴＣ１とゲート電極２０は図示せぬ絶縁膜を介して絶縁されている。
【００３４】
上記第５の実施形態によっても第４の実施形態と同様の効果を得ることができる。しかも、トレンチキャパシタＴＣ０、ＴＣ１をＰＭＯＳトランジスタＰ０、Ｐ１のゲート電極２１、２０の下方まで拡張しているため、セルサイズを増大することなく、トレンチキャパシタＴＣ０、ＴＣ１の容量を増加することが可能である。
【００３５】
図９は、上記第１乃至第５の実施形態に示す第１、第２のトレンチキャパシタＴＣ０、ＴＣ１を有するスタティックＲＡＭ（ＳＲＡＭ）のモジュールを用いたシステムＬＳＩの例を示している。このシステムＬＳＩは、上記第１乃至第５の実施形態に示す第１、第２のトレンチキャパシタＴＣ０、ＴＣ１を有するスタティックＲＡＭ（ＳＲＡＭ）のモジュール３１と、例えば第１、第２のトレンチキャパシタＴＣ０、ＴＣ１と同一構成のトレンチキャパシタを有するダイナミックＲＡＭ（ＤＲＡＭ）のモジュール３２、ロジック回路３３、ＣＰＵ３４等が同一の半導体基板内に形成されている。このような構成のシステムＬＳＩによれば、ソフトエラー耐性が高く、しかも、チップサイズの増大を抑えることが可能である。さらに、スタティックＲＡＭのトレンチキャパシタをダイナミックＲＡＭのトレンチキャパシタと同一の工程により製造できるため、製造工程の増加も抑えることができる。
【００３６】
尚、図４、図７、図８に示す第２、第４、第５の実施形態において、トレンチ内のストレージ電極をＰ^＋ポリシリコン層により構成し、このストレージ電極をＰＭＯＳトランジスタの拡散層に接続した。しかし、これに限定されるものではなく、ストレージ電極をＮ^＋ポリシリコン層により構成し、このストレージ電極をＮＭＯＳトランジスタの拡散層に接続する構成とすることも可能である。
【００３７】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００３８】
【発明の効果】
以上、詳述したように本発明によれば、セルサイズの大型化を抑えてソフトエラー耐性を向上させることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図。
【図２】図１に示す回路のレイアウト図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】本発明の第２の実施形態を示すレイアウト図。
【図５】図４のＶ−Ｖ線に沿った断面図。
【図６】本発明の第３の実施形態を示すレイアウト図。
【図７】本発明の第４の実施形態を示すレイアウト図。
【図８】本発明の第５の実施形態を示すレイアウト図。
【図９】第１乃至第５の実施形態に示すスタティックＲＡＭを用いたシステムＬＳＩの一例を示す構成図。
【図１０】従来のスタティックＲＡＭを示す回路図。
【図１１】図１０に示す回路のレイアウト図。
【図１２】図１１に示すＸＩＩ−ＸＩＩ線に沿った断面図。
【符号の説明】
１１…半導体基板、
１２…Ｎ型のウェル領域、
１３…Ｐ型のウェル領域、
１４…トレンチ、
１５…キャパシタ絶縁膜、
１６、２３…ストレージ電極、
２０、２１…ゲート電極、
３１…ＳＲＡＭ、
３２…ＤＲＡＭ、
Ｎ０、Ｎ１、Ｎ０１、Ｎ１１…ＮＭＯＳトランジスタ、
Ｐ０、Ｐ１…ＰＭＯＳトランジスタ、
ＴＣ０、ＴＣ１…トレンチキャパシタ、
ＮＤ０、ＮＤ１…記憶ノード。

Claims

第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタと、第１導電型の第３のトランジスタと、第２導電型の第４のトランジスタとを有し、前記第１、第２のトランジスタの接続部及び前記第３、第４のトランジスタのゲート電極が第１の記憶ノードとされ、前記第３、第４のトランジスタの接続部及び前記第１、第２のトランジスタのゲート電極が第２の記憶ノードとされたラッチ部と、
前記第１の記憶ノードと第１のビット線とに接続され、ゲート電極がワード線に接続された第２導電型の第５トランジスタと、
前記第２の記憶ノードと第２のビット線とに接続され、ゲート電極が前記ワード線に接続された第２導電型の第６トランジスタと、
前記第１の記憶ノードに接続された第１のトレンチキャパシタと、
前記第２の記憶ノードに接続された第２のトレンチキャパシタと
を具備することを特徴とする半導体記憶装置。
電流通路の一端が第１の電源に接続された第１導電型の第１のトランジスタと、
電流通路の一端が前記第１のトランジスタの電流通路の他端と第２の電源の間に接続され、ゲート電極が前記第１のトランジスタのゲート電極に接続された第２導電型の第２のトランジスタと、
電流通路の一端が前記第１の電源に接続された第１導電型の第３のトランジスタと、
電流通路の一端が前記第３のトランジスタの電流通路の他端と前記第２の電源の間に接続され、ゲート電極が前記第３のトランジスタのゲート電極に接続された第２導電型の第４のトランジスタと、
前記第１、第２のトランジスタの電流通路、及び前記第３、第４のトランジスタのゲート電極が接続された第１の記憶ノードと第１のビット線の相互間に電流通路が接続され、ゲート電極がワード線に接続された第２の導電型の第５のトランジスタと、
前記第３、第４のトランジスタの電流通路、及び前記第１、第２のトランジスタのゲート電極が接続された第２の記憶ノードと第２のビット線の相互間に電流通路が接続され、ゲート電極が前記ワード線に接続された第２の導電型の第６のトランジスタと、
前記第１の記憶ノードと前記第２の電源との間に接続された第１のトレンチキャパシタと、
前記第２の記憶ノードと前記第２の電源との間に接続された第２のトレンチキャパシタと
を具備することを特徴とする半導体記憶装置。
前記第１のトレンチキャパシタは、前記第１のトランジスタの拡散層と前記第２のトランジスタの拡散層の相互間に配置され、前記第２のトレンチキャパシタは、前記第３のトランジスタの拡散層と前記第４のトランジスタの拡散層の相互間に配置されることを特徴とする請求項１又は２記載の半導体記憶装置。
前記第１、第２のトレンチキャパシタは、第２導電型のストレージ電極を有し、前記ストレージ電極は、前記第２、第４のトランジスタの拡散層にそれぞれ接続されることを特徴とする請求項１又は２記載の半導体記憶装置。
前記第１、第２のトレンチキャパシタは、第１導電型のストレージ電極を有し、前記ストレージ電極は、前記第１、第３のトランジスタの拡散層にそれぞれ接続されることを特徴とする請求項１又は２記載の半導体記憶装置。
前記第１、第２のトレンチキャパシタは、第１導電型の第１のウェル領域と第２導電型の第２のウェル領域の境界の領域に形成されることを特徴とする請求項４記載の半導体記憶装置。
前記第１、第２のトレンチキャパシタは、第２導電型の第１のウェル領域内に形成されることを特徴とする請求項５記載の半導体記憶装置。
前記第１、第２のトレンチキャパシタは、前記第１、第３のトランジスタのゲート電極の下方に形成されることを特徴とする請求項５記載の半導体記憶装置。
前記第１、第２のトレンチキャパシタは、一部分が前記第１、第３のトランジスタのゲート電極の下方に形成されることを特徴とする請求項３記載の半導体記憶装置。
前記第１乃至第６のトランジスタ、及び第１、第２のトレンチキャパシタを有するスタティックＲＡＭと、前記第１、第２のトレンチキャパシタと同一構成のトレンチキャパシタを有するダイナミックＲＡＭとが同一の半導体基板内に形成されていることを特徴とする請求項１又は２記載の半導体記憶装置。