JP2903674B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JP2903674B2 JP2903674B2 JP2236505A JP23650590A JP2903674B2 JP 2903674 B2 JP2903674 B2 JP 2903674B2 JP 2236505 A JP2236505 A JP 2236505A JP 23650590 A JP23650590 A JP 23650590A JP 2903674 B2 JP2903674 B2 JP 2903674B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、抵抗負荷型SRAMと称されている半導体メモ
リであってメモリセルの記憶ノード部に容量素子を接続
した半導体メモリの製造方法に関するするものである。
リであってメモリセルの記憶ノード部に容量素子を接続
した半導体メモリの製造方法に関するするものである。
本発明は、上記の様な半導体メモリの製造方法におい
て、記憶ノード部を形成する時のマスクと容量素子のプ
レート電極をパターニングする時のエッチングストッパ
とを同一の絶縁膜で兼用することによって、ソフトエラ
ー耐性が高くしかも所望の特性を有する半導体メモリを
製造することができる様にしたものである。
て、記憶ノード部を形成する時のマスクと容量素子のプ
レート電極をパターニングする時のエッチングストッパ
とを同一の絶縁膜で兼用することによって、ソフトエラ
ー耐性が高くしかも所望の特性を有する半導体メモリを
製造することができる様にしたものである。
SRAMの高集積化に伴い、メモリセル面積が縮小され
て、α線によるソフトエラーが問題になってきている。
この防止策として、第２図に示す様に、メモリセルの記
憶ノード部11、12に容量素子13、14を接続し、蓄積電荷
を増大させる構成が提案されている。
て、α線によるソフトエラーが問題になってきている。
この防止策として、第２図に示す様に、メモリセルの記
憶ノード部11、12に容量素子13、14を接続し、蓄積電荷
を増大させる構成が提案されている。
第３図は、この様な構成の抵抗負荷型SRAMであって本
発明の第１従来例によって製造したものを示している。
発明の第１従来例によって製造したものを示している。
この抵抗負荷型SRAMでは、トランジスタ15のゲート電
極である多結晶Si膜16を層間絶縁膜17が覆っており、多
結晶Si膜16に達するコンタクト孔18が層間絶縁膜17に開
孔されている。
極である多結晶Si膜16を層間絶縁膜17が覆っており、多
結晶Si膜16に達するコンタクト孔18が層間絶縁膜17に開
孔されている。
層間絶縁膜17上には多結晶Si膜21が積層されており、
この多結晶Si膜21のうちで、コンタクト孔18側の低抵抗
部が記憶ノード部11、高抵抗部が抵抗素子22、コンタク
ト孔18とは反対側の低抵抗部が電源線23に夫々なってい
る。
この多結晶Si膜21のうちで、コンタクト孔18側の低抵抗
部が記憶ノード部11、高抵抗部が抵抗素子22、コンタク
ト孔18とは反対側の低抵抗部が電源線23に夫々なってい
る。
多結晶Si膜21はキャパシタ絶縁膜24で覆われ、このキ
ャパシタ絶縁膜24上に更に多結晶Si膜25が積層されてお
り、記憶ノード部11とキャパシタ絶縁膜24と多結晶Si膜
25とで容量素子13が構成されている。
ャパシタ絶縁膜24上に更に多結晶Si膜25が積層されてお
り、記憶ノード部11とキャパシタ絶縁膜24と多結晶Si膜
25とで容量素子13が構成されている。
第４図は、第２従来例によって製造した抵抗負荷型SR
AMを示している。この抵抗負荷型SRAMは、抵抗素子22及
び電源線23上で多結晶Si膜25が除去されていることを除
いて、第３図に示した抵抗負荷型SRAMと実質的に同様の
構成を有している。
AMを示している。この抵抗負荷型SRAMは、抵抗素子22及
び電源線23上で多結晶Si膜25が除去されていることを除
いて、第３図に示した抵抗負荷型SRAMと実質的に同様の
構成を有している。
ところで、容量素子13のプレート電極である多結晶Si
膜25の電位は通常は1/2Vccに固定されるが、第３図に示
したSRAMでは、多結晶Si膜25と抵抗素子22との間には薄
いキャパシタ絶縁膜24が介在しているだけであるので、
多結晶Si膜25が寄生ゲートになる。
膜25の電位は通常は1/2Vccに固定されるが、第３図に示
したSRAMでは、多結晶Si膜25と抵抗素子22との間には薄
いキャパシタ絶縁膜24が介在しているだけであるので、
多結晶Si膜25が寄生ゲートになる。
このため、抵抗素子22のうちで記憶ノード部11に近い
部分に電子が誘起される。また、多結晶Si膜25の電位を
０に固定しても、今度は抵抗素子22のうちで電源線23に
近い部分に正孔が誘起される。従って、何れの場合も抵
抗素子22の抵抗値が低下する。
部分に電子が誘起される。また、多結晶Si膜25の電位を
０に固定しても、今度は抵抗素子22のうちで電源線23に
近い部分に正孔が誘起される。従って、何れの場合も抵
抗素子22の抵抗値が低下する。
これに対して、第４図に示したSRAMでは、寄生ゲート
の問題は生じない。
の問題は生じない。
しかし、やはりキャパシタ絶縁膜24が薄いので、多結
晶Si膜25のパターニング時に多結晶Si膜21のうちの抵抗
素子22の部分もエッチングされて薄くなる。従って、今
度は抵抗素子22の抵抗値が増大する。
晶Si膜25のパターニング時に多結晶Si膜21のうちの抵抗
素子22の部分もエッチングされて薄くなる。従って、今
度は抵抗素子22の抵抗値が増大する。
しかも、パターニングした多結晶Si膜25の端部と記憶
ノード部11との間つまり容量素子13においてリーク電流
が発生するので、容量素子13による蓄積電荷の増大が少
なくなってしまう。
ノード部11との間つまり容量素子13においてリーク電流
が発生するので、容量素子13による蓄積電荷の増大が少
なくなってしまう。
従って、第１及び第２の何れの従来例でも、ソフトエ
ラー耐性が高くしかも所望の特性を有する半導体メモリ
は製造することができなかった。
ラー耐性が高くしかも所望の特性を有する半導体メモリ
は製造することができなかった。
本発明による半導体メモリの製造方法は、半導体膜21
のうちで抵抗素子22とすべき領域上に第１の絶縁膜27、
28を形成し、前記第１の絶縁膜27、28をマスクにして前
記半導体膜21中に不純物32を導入し、前記第１の絶縁膜
27、28及び前記半導体膜21を覆う様に第２の絶縁膜24を
介して導電膜25を堆積させ、前記半導体膜21のうちで前
記不純物32の導入で形成された記憶ノード部11を覆うと
共に一端部が前記第１の絶縁膜27、28上に位置する様に
前記導電膜25をパターニングする様にしている。
のうちで抵抗素子22とすべき領域上に第１の絶縁膜27、
28を形成し、前記第１の絶縁膜27、28をマスクにして前
記半導体膜21中に不純物32を導入し、前記第１の絶縁膜
27、28及び前記半導体膜21を覆う様に第２の絶縁膜24を
介して導電膜25を堆積させ、前記半導体膜21のうちで前
記不純物32の導入で形成された記憶ノード部11を覆うと
共に一端部が前記第１の絶縁膜27、28上に位置する様に
前記導電膜25をパターニングする様にしている。
本発明による半導体メモリの製造方法では、半導体膜
21への不純物32導入時のマスクと導電膜25の一端薄膜の
エッチングストッパとを第１の絶縁膜27、28で兼用して
いる。
21への不純物32導入時のマスクと導電膜25の一端薄膜の
エッチングストッパとを第１の絶縁膜27、28で兼用して
いる。
このため、半導体膜21のうちの記憶ノード部11と第２
の絶縁膜24と導電膜25とから成り記憶ノード11部に接続
させる容量素子13を記憶ノード部11にのみ自己整合的に
形成することができ、製造後の導電膜25の一端部と抵抗
素子22との間には第２の絶縁膜24のみならず第１の絶縁
膜27、28も存在している。
の絶縁膜24と導電膜25とから成り記憶ノード11部に接続
させる容量素子13を記憶ノード部11にのみ自己整合的に
形成することができ、製造後の導電膜25の一端部と抵抗
素子22との間には第２の絶縁膜24のみならず第１の絶縁
膜27、28も存在している。
従って、導電膜25の電位によって抵抗素子22中に誘起
されるキャリアが少なく、抵抗素子22の抵抗値が所望の
値から変動するのを抑制することができる。
されるキャリアが少なく、抵抗素子22の抵抗値が所望の
値から変動するのを抑制することができる。
また、導電膜25のパターニング時には抵抗素子22上に
第１の絶縁膜27、28が存在しているので、導電膜25のパ
ターニングを行っても、半導体膜21のうちの抵抗素子22
の部分がエッチングされて薄くなることはない。従っ
て、抵抗素子22の抵抗値が所望の値から変動するのを防
止することができる。
第１の絶縁膜27、28が存在しているので、導電膜25のパ
ターニングを行っても、半導体膜21のうちの抵抗素子22
の部分がエッチングされて薄くなることはない。従っ
て、抵抗素子22の抵抗値が所望の値から変動するのを防
止することができる。
また、製造後の導電膜25の一端部は第１の絶縁膜27、
28上に位置しているので、この一端部と記憶ノード部11
との間つまり容量素子13におけるリーク電流の発生を防
止することができる。
28上に位置しているので、この一端部と記憶ノード部11
との間つまり容量素子13におけるリーク電流の発生を防
止することができる。
以下、本発明の一実施例を、第１図を参照しながら説
明する。
明する。
本実施例でも、第1A図に示す様に、層間絶縁膜17の堆
積までは従来公知の方法によって行う。その後、層間絶
縁膜17上にSiN膜26を堆積させ、SiN膜26と層間絶縁膜17
とにコンタクト孔18を開孔する。
積までは従来公知の方法によって行う。その後、層間絶
縁膜17上にSiN膜26を堆積させ、SiN膜26と層間絶縁膜17
とにコンタクト孔18を開孔する。
そして、SiN膜26上に多結晶Si膜21を堆積させ、これ
らの多結晶Si膜21及びSiN膜26を抵抗素子22、電源線23
及び記憶ノード部11のパターンにパターニングする。な
お、多結晶Si膜21としてはSIPOS膜を用いる。
らの多結晶Si膜21及びSiN膜26を抵抗素子22、電源線23
及び記憶ノード部11のパターンにパターニングする。な
お、多結晶Si膜21としてはSIPOS膜を用いる。
次いで、厚さ300Å程度のSiN膜27と厚さ700Å程度のS
iO2膜28とを順次に堆積させ、レジスト膜31を用いて、
形成すべき抵抗素子22のパターンにSiO2膜28及びSiN膜2
7をパターニングする。
iO2膜28とを順次に堆積させ、レジスト膜31を用いて、
形成すべき抵抗素子22のパターンにSiO2膜28及びSiN膜2
7をパターニングする。
なお、抵抗素子22の長さは１μｍ程度に抑えて、容量
素子13を形成するための余裕をレイアウトに持たせる。
素子13を形成するための余裕をレイアウトに持たせる。
その後、レジスト膜31、SiO2膜28及びSiN膜27をマス
クにして、多結晶Si膜21中にAs+イオン32を注入する。
多結晶Si膜21のうちで、As+イオン32が注入された部分
が記憶ノード部11及び電源線23になり、As+イオン32が
注入されなかった部分が抵抗素子22になる。
クにして、多結晶Si膜21中にAs+イオン32を注入する。
多結晶Si膜21のうちで、As+イオン32が注入された部分
が記憶ノード部11及び電源線23になり、As+イオン32が
注入されなかった部分が抵抗素子22になる。
次に、第1B図に示す様に、レジスト膜31を除去し、Si
O2/SiN/SiO2膜であるキャパシタ絶縁膜24を堆積させ
る。
O2/SiN/SiO2膜であるキャパシタ絶縁膜24を堆積させ
る。
次に、第1C図に示す様に、多結晶Si膜25を堆積させ、
多結晶Si膜25及びキャパシタ絶縁膜24を容量素子13のプ
レート電極のパターンにパターニングして、容量素子13
を形成する。
多結晶Si膜25及びキャパシタ絶縁膜24を容量素子13のプ
レート電極のパターンにパターニングして、容量素子13
を形成する。
このパターニングに際して多結晶Si膜25及びキャパシ
タ絶縁膜24の一端部をSiO2膜28及びSiN膜27上に位置さ
せるが、この時、これらのSiO2膜28及びSiN膜27がエッ
チングストッパとして機能する。
タ絶縁膜24の一端部をSiO2膜28及びSiN膜27上に位置さ
せるが、この時、これらのSiO2膜28及びSiN膜27がエッ
チングストッパとして機能する。
本発明による半導体メモリの製造方法では、記憶ノー
ド部に接続した容量素子におけるリーク電流の発生を防
止することができるのでソフトエラー耐性が高く、しか
も抵抗素子の抵抗値が所望の値から変動するのを防止、
抑制することができるので所望の特性をも有する半導体
メモリを製造することができる。
ド部に接続した容量素子におけるリーク電流の発生を防
止することができるのでソフトエラー耐性が高く、しか
も抵抗素子の抵抗値が所望の値から変動するのを防止、
抑制することができるので所望の特性をも有する半導体
メモリを製造することができる。
第１図は本発明の一実施例を順次に示す側断面図、第２
図は本発明を適用し得る抵抗負荷型SRAMのメモリセルの
等価回路図である。 第３図及び第４図は本発明の夫々第１及び第２従来例で
製造した抵抗負荷型SRAMのメモリセルの側断面図であ
る。 なお図面に用いた符号において、 11……記憶ノード部 13……容量素子 21……多結晶Si膜 22……抵抗素子 24……キャパシタ絶縁膜 25……多結晶Si膜 27……SiN膜 28……SiO2膜 32……As+イオン である。
図は本発明を適用し得る抵抗負荷型SRAMのメモリセルの
等価回路図である。 第３図及び第４図は本発明の夫々第１及び第２従来例で
製造した抵抗負荷型SRAMのメモリセルの側断面図であ
る。 なお図面に用いた符号において、 11……記憶ノード部 13……容量素子 21……多結晶Si膜 22……抵抗素子 24……キャパシタ絶縁膜 25……多結晶Si膜 27……SiN膜 28……SiO2膜 32……As+イオン である。
Claims (1)
- 【請求項１】半導体膜に形成された抵抗素子を負荷素子
とするフリップフロップを用いてメモリセルが構成され
ている半導体メモリの製造方法において、 前記半導体膜のうちで前記抵抗素子とすべき領域上に第
１の絶縁膜を形成し、 前記第１の絶縁膜をマスクにして前記半導体膜中に不純
物を導入し、 前記第１の絶縁膜及び前記半導体膜を覆う様に第２の絶
縁膜を介して導電膜を堆積させ、 前記半導体膜のうちで前記不純物の導入で形成された記
憶ノード部を覆うと共に一端部が前記第１の絶縁膜上に
位置する様に前記導電膜をパターニングする半導体メモ
リの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236505A JP2903674B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236505A JP2903674B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04116866A JPH04116866A (ja) | 1992-04-17 |
| JP2903674B2 true JP2903674B2 (ja) | 1999-06-07 |
Family
ID=17001721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2236505A Expired - Fee Related JP2903674B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903674B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590540A (ja) * | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体記憶装置 |
-
1990
- 1990-09-06 JP JP2236505A patent/JP2903674B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04116866A (ja) | 1992-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |