JPH02232896A - ガリウム砒素半導体記憶装置 - Google Patents
ガリウム砒素半導体記憶装置Info
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- JPH02232896A JPH02232896A JP1051898A JP5189889A JPH02232896A JP H02232896 A JPH02232896 A JP H02232896A JP 1051898 A JP1051898 A JP 1051898A JP 5189889 A JP5189889 A JP 5189889A JP H02232896 A JPH02232896 A JP H02232896A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 title claims description 16
- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
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- 230000005669 field effect Effects 0.000 description 2
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- 101150073536 FET3 gene Proteins 0.000 description 1
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- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ガリウム砒素半導体記憶装置に関し、特に
そのメモリセルの構造に関するものである． 〔従来の技術〕 第３図は、例えば１９８１年Ｉ Ｅ Ｄ Ｍ （Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ）予稿集８３ページ記載の従来のガ
リウム砒素半導体記憶装置におけるメモリセルの回路構
成を示す図である。この図において、１及び２はノーマ
リオン型金属一半導体電界効果トランジスタ（以下、金
属一半導体電界効果トランジスタをＭＥ Ｓ Ｆ ＥＴ
と略記する）、３ないし６はノーマリオフ型ＭＥＳＦＥ
Ｔである。
そのメモリセルの構造に関するものである． 〔従来の技術〕 第３図は、例えば１９８１年Ｉ Ｅ Ｄ Ｍ （Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ）予稿集８３ページ記載の従来のガ
リウム砒素半導体記憶装置におけるメモリセルの回路構
成を示す図である。この図において、１及び２はノーマ
リオン型金属一半導体電界効果トランジスタ（以下、金
属一半導体電界効果トランジスタをＭＥ Ｓ Ｆ ＥＴ
と略記する）、３ないし６はノーマリオフ型ＭＥＳＦＥ
Ｔである。
ノーマリオン型ＭＥＳＦＥＴＩとノーマリオフ型ＭＥＳ
ＦＥ７３は、ノーマリオン型ＭＥＳＦＥＴｌを負荷，ノ
ーマリオフ型ＭＥＳＦＥ７３をドライバとし、入力をノ
ード９，出力をノード８とする第１のＥ／Ｄインバータ
回路を構成し、ノーマリオン型ＭＥＳＦＥＴＩはドレイ
ンが電源ノード７に接続され、ゲート及びソースが共通
でノーマリオフ型ＭＥＳＦＥＴ３のドレインに接続され
る．ノーマリオフ型ＭＥＳＦＥ７３はゲートが入力ノー
ド９に、ソースが接地電位にそれぞれ接続される．また
同様に、ノーマリオン型ＭＥＳＦＥＴ２とノーマリオフ
型ＭＥＳＦＥＴ４は、ノーマリオン型ＭＥＳＦＥ７２を
負荷，ノーマリオフ型ＭＥＳＦＥＴ４をドライバとし、
入力をノード８，出力をノード９とする第２のＥ／Ｄイ
ンバータ回路を構成し、ノーマリオン型ＭＥＳＦＥ７２
はドレインが電源ノード７に接続され、ゲート及びソー
スが共通でノーマリオフ型ＭＥＳＦＥＴ４のドレインに
接続される．ノーマリオフ型ＭＥＳＦＥＴ４はゲートが
入力ノード８に、ソースが接地電位にそれぞれ接続され
る．さらに、上記第１及び第２のＥ／Ｄインバータ回路
はそれぞれの入力と出力を交差接続される．ノード８及
びノード９はデータの蓄えられるストレージノードとな
る．また、ノーマリオフ型ＭＥＳＦＥＴ５はトランスフ
ァゲートであり、ストレージノード８とビット線１０の
間に接続され、ゲートはワード線１２となる．同様に、
ノーマリオフ型ＭＥＳＦＥＴ６もトランスファゲートで
あり、ストレージノード９とビット線１ｌの間に接続さ
れ、ゲートはワード線１２となる。
ＦＥ７３は、ノーマリオン型ＭＥＳＦＥＴｌを負荷，ノ
ーマリオフ型ＭＥＳＦＥ７３をドライバとし、入力をノ
ード９，出力をノード８とする第１のＥ／Ｄインバータ
回路を構成し、ノーマリオン型ＭＥＳＦＥＴＩはドレイ
ンが電源ノード７に接続され、ゲート及びソースが共通
でノーマリオフ型ＭＥＳＦＥＴ３のドレインに接続され
る．ノーマリオフ型ＭＥＳＦＥ７３はゲートが入力ノー
ド９に、ソースが接地電位にそれぞれ接続される．また
同様に、ノーマリオン型ＭＥＳＦＥＴ２とノーマリオフ
型ＭＥＳＦＥＴ４は、ノーマリオン型ＭＥＳＦＥ７２を
負荷，ノーマリオフ型ＭＥＳＦＥＴ４をドライバとし、
入力をノード８，出力をノード９とする第２のＥ／Ｄイ
ンバータ回路を構成し、ノーマリオン型ＭＥＳＦＥ７２
はドレインが電源ノード７に接続され、ゲート及びソー
スが共通でノーマリオフ型ＭＥＳＦＥＴ４のドレインに
接続される．ノーマリオフ型ＭＥＳＦＥＴ４はゲートが
入力ノード８に、ソースが接地電位にそれぞれ接続され
る．さらに、上記第１及び第２のＥ／Ｄインバータ回路
はそれぞれの入力と出力を交差接続される．ノード８及
びノード９はデータの蓄えられるストレージノードとな
る．また、ノーマリオフ型ＭＥＳＦＥＴ５はトランスフ
ァゲートであり、ストレージノード８とビット線１０の
間に接続され、ゲートはワード線１２となる．同様に、
ノーマリオフ型ＭＥＳＦＥＴ６もトランスファゲートで
あり、ストレージノード９とビット線１ｌの間に接続さ
れ、ゲートはワード線１２となる。
次に動作について説明する．メモリセルが非選択状態の
とき、ワード線１２はＬｏ−レベルとなり、トランスフ
ァゲート５．６は共に非導通状態となるため、メモリセ
ルはビット線１０．１１から切り離される．このとき、
以下のような機構によってメモリセルには旧ｇｔ１，
Ｌｏｗ １対のデータが保持される． まず、第４図に上記第１あるいは第２のＥ／Ｄインバー
タの伝達特性を示す．図中、実線１８は上記インバータ
の伝達特性であり、破ｉ１１９は実線１８をｙ−ｘに関
して対称に折り返した曲線である．入力がＬｏ−レベル
のとき、ドライバＦＥＴが非導通状態となるため、出力
は負荷ＦＥＴによって旧ｇｈレベルに引き上げられる．
ここで仮に電源７の電位を１． ５ Ｖとすると、出力
の旧ｇｈレベルは１． ５ Ｖまで引き上げられようと
するが、実際には出力がもう一方のインバータのゲート
に入力するため、ドライバＦＥＴのゲート・ソース間に
形成される寄生シッットキダイオードの存在によってシ
ッットキバリア高さφｌ程度でクランブされ、通常この
値は０．６ｖ程度となる．次にインバータへの入力レベ
ルが上昇してドライバＦＥＴのしきい値電圧を越えると
、ドライバＦＥＴは導通し、通常ドライバＦＥＴの電流
駆動能力は負荷ＦＥＴの電流駆動能力よりも数倍以上大
きく設定されるため、出力レベルは急速にＬｏｗレベル
に低下する．入力レベルがさらに上昇すると、今度はド
ライバＦＥＴのゲート・ドレイン間に形成される寄生シ
ョットキダイオードの存在によって出力レベルが徐々に
引き上げられる．このようにして、メモリセルの非選択
時における上記第１あるいは第２のＥ／Ｄインバータの
伝達特性は第４図の実線１８のようになる。
とき、ワード線１２はＬｏ−レベルとなり、トランスフ
ァゲート５．６は共に非導通状態となるため、メモリセ
ルはビット線１０．１１から切り離される．このとき、
以下のような機構によってメモリセルには旧ｇｔ１，
Ｌｏｗ １対のデータが保持される． まず、第４図に上記第１あるいは第２のＥ／Ｄインバー
タの伝達特性を示す．図中、実線１８は上記インバータ
の伝達特性であり、破ｉ１１９は実線１８をｙ−ｘに関
して対称に折り返した曲線である．入力がＬｏ−レベル
のとき、ドライバＦＥＴが非導通状態となるため、出力
は負荷ＦＥＴによって旧ｇｈレベルに引き上げられる．
ここで仮に電源７の電位を１． ５ Ｖとすると、出力
の旧ｇｈレベルは１． ５ Ｖまで引き上げられようと
するが、実際には出力がもう一方のインバータのゲート
に入力するため、ドライバＦＥＴのゲート・ソース間に
形成される寄生シッットキダイオードの存在によってシ
ッットキバリア高さφｌ程度でクランブされ、通常この
値は０．６ｖ程度となる．次にインバータへの入力レベ
ルが上昇してドライバＦＥＴのしきい値電圧を越えると
、ドライバＦＥＴは導通し、通常ドライバＦＥＴの電流
駆動能力は負荷ＦＥＴの電流駆動能力よりも数倍以上大
きく設定されるため、出力レベルは急速にＬｏｗレベル
に低下する．入力レベルがさらに上昇すると、今度はド
ライバＦＥＴのゲート・ドレイン間に形成される寄生シ
ョットキダイオードの存在によって出力レベルが徐々に
引き上げられる．このようにして、メモリセルの非選択
時における上記第１あるいは第２のＥ／Ｄインバータの
伝達特性は第４図の実線１８のようになる。
さらに、上記第１及び第２のＥ／Ｄインバータは入力と
出力が互いに交差接続されるため、非選択状態における
ストレージノード８，９の電位は、実＆ｉｌｌ８と破Ｎ
ＩＡ１９の交点（安定点）Ａ，Ｂで決定される．すなわ
ち、ストレージノード８．９には旧ｇｈ， Ｌｏｗ
１対のデータが保持される．次に、メモリセルが選択状
態になると、続出し時においてはワード，％１１２がＨ
ｉｇｈレベルとなり、トランスファゲート５，６が導通
して保持されていたデータがビント線１０．１１に続出
される．ビント線に読出されたデータは、さらに後段の
回路で増幅され外部へ出力される． また、メモリセルへのデータの書込みは、ワード線ｌ２
を旧ｇｂレベルとしてメモリセルを選択状態にして、さ
らにビット線１０．１１を書込み回路により強く一方を
Ｈｉｇｈレベル，他方をＬｏｗレベルとすることによっ
て、ビット線のデータをメモリセルのストレージノード
へ書込む． 一ａにＭＥＳＦＥＴはガリウム砒素半導体基板上に不純
物を混入した活性領域を有するが、この活性領域が高電
位になっている場合、α線の入射によって基板内に生成
された電子は、この高電位の活性領域へ収集される．従
って、メモリセルのＨｉｇｈ側のストレージノードの活
性層にα線が入射すると電子が収集され、このノードの
電位が低下する．この低下量は通常０．６■を上回る値
となり、従って旧ｇｈ側のストレージノードへのα線の
入射によって、旧ｇｈ側のストレージノードの電位がＬ
〇一側のストレージノードの電位よりも低下してデータ
の反転が起こる．これは次の書込みまで回復不可能なも
のとなる。
出力が互いに交差接続されるため、非選択状態における
ストレージノード８，９の電位は、実＆ｉｌｌ８と破Ｎ
ＩＡ１９の交点（安定点）Ａ，Ｂで決定される．すなわ
ち、ストレージノード８．９には旧ｇｈ， Ｌｏｗ
１対のデータが保持される．次に、メモリセルが選択状
態になると、続出し時においてはワード，％１１２がＨ
ｉｇｈレベルとなり、トランスファゲート５，６が導通
して保持されていたデータがビント線１０．１１に続出
される．ビント線に読出されたデータは、さらに後段の
回路で増幅され外部へ出力される． また、メモリセルへのデータの書込みは、ワード線ｌ２
を旧ｇｂレベルとしてメモリセルを選択状態にして、さ
らにビット線１０．１１を書込み回路により強く一方を
Ｈｉｇｈレベル，他方をＬｏｗレベルとすることによっ
て、ビット線のデータをメモリセルのストレージノード
へ書込む． 一ａにＭＥＳＦＥＴはガリウム砒素半導体基板上に不純
物を混入した活性領域を有するが、この活性領域が高電
位になっている場合、α線の入射によって基板内に生成
された電子は、この高電位の活性領域へ収集される．従
って、メモリセルのＨｉｇｈ側のストレージノードの活
性層にα線が入射すると電子が収集され、このノードの
電位が低下する．この低下量は通常０．６■を上回る値
となり、従って旧ｇｈ側のストレージノードへのα線の
入射によって、旧ｇｈ側のストレージノードの電位がＬ
〇一側のストレージノードの電位よりも低下してデータ
の反転が起こる．これは次の書込みまで回復不可能なも
のとなる。
α線の入射に対してメモリセルの耐性を高め、データの
反転する確率を低減するためには、第５図に示すように
、ストレージノード８．９とＧＮＤとの間にシッットキ
ダイオード１４．１３を順方向に挿入することにより、
ストレージノード８．９の容量を高める方法が考えられ
る．すなわち、ストレージノードの容量を高めることに
よって同じ電荷収集量に対する電位の変化量が低減され
ソフトエラー率が低減される．しかし、この方法では次
のような問題点がある．仮に第５図においてノード８に
Ｈｉｇｈレベル，ノード９にＬＯ＆４レベルのデータが
保持されているとすると、Ｈｉｇｈ側のストレージノー
ド８とＧＮＤとの間には、ドライバＦＥＴ４のゲート・
ソース間のシ日ットキダイオードの他に、付加したシッ
ットキダイオードｌ４が並列に接続されることになり、
ノード８に対するシタットキダイオードのショットキ電
流が増加してノード８の電位が低下する．特にメモリセ
ルにおいては、低消費電力化のために負荷のノーマリオ
ン型ＭＥＳＦＥＴＩ，２の電流供給能力を極力低減して
いるため、ノード８とＧＮＤとの間に接続されるシ四ッ
トキダイオードの実質的な面積の増加によるノード８の
電位の低下が著しい．旧ｇｈ側のノード８の電位が低下
するとメモリセルに保持されるデータの電圧振幅が低下
するため、ダイオードの付加によるソフトエラー率低減
の効果があがらないだけでなく、ノイズマージンも低下
してしまう． 〔発明が解決しようとする課題〕 従来のガリウム砒素半導体記憶装置におけるメモリセル
は以上のような構成を有しているので、メモリセルに保
持されるデータの旧ｇｈレベルが、ドライバＦＥＴ３あ
るいは４のゲート・ソース間のショットキバリア高さで
制限され０．６ｖ程度となってしまい、このため、メモ
リセルが保持するデータの電圧振幅が小さく、α線の入
射によるソフトエラーを起こし易いという問題があった
．また、第５図のような容量付加を行ってこのα線によ
るソフトエラーの低減を図ったとしても、データの電圧
振幅が低下して効果があがらないだけでなくノイズマー
ジンが低下するという問題があった． この発明は上記のような問題点を解消するためになされ
たもので、メモリセルに保持されるデータの電圧振幅を
低下させることなくストレージノードへの容量付加を行
うことのできる、ソフトエラー耐性の高いメモリセルを
有するガリウム砒素半導体記憶装置を得ることを目的と
する．〔課題を解決するための手段〕 この発明に係るガリウム砒素半導体記憶装置は、メモリ
セル内部のストレージノードに付加する容量として、各
ストレージノードと、メモリセルのドライバＦＥＴのソ
ースとなる電源よりも高い電位をもつ別電源との間に、
各ストレージノードをアノードとし、上記別電源をカソ
ードとするシッットキダイオードを接続したものである
．〔作用〕 この発明においては、各ストレージノードをアノードと
するシッットキダイオードを付加し、このシッソトキダ
イオードのカソードの電位を、メモリセルのドライバＦ
ＥＴのソースとなる電源の電位よりも高くとることによ
り、内部ノードの電圧振幅の低下を殆ど伴わずに内部ノ
ードの容量を増大することができ、ノイズマージンの低
下なしにソフトエラー耐性を高めることができる．〔実
施例〕 以下、この発明の一実施例を図について説明する．第１
図において、１及び２はノーマリオン型ＭＥＳＦＥＴ，
３ないし６はノーマリオフ型ＭＥＳＦＥＴＳ１３及び１
４はショットキダイオードである． ノーマリオン型ＭＥＳＦＥＴＩとノーマリオフ型ＭＥＳ
ＦＥＴ３は、ノーマリオン型ＭＥＳＦＥＴｌを負荷，ノ
ーマリオフ型ＭＥＳＦＥＴ３をドライバとし、入力をノ
ード９，出力をノード８とする第１のＥ／Ｄインバータ
回路を構成し、ノーマリオン型ＭＥｓＦＥＴＩはドレイ
ンが電源ノード７に接続され、ゲート及びソースが共通
でノーマリオフ型ＭＥＳＦＥＴ３のドレインに接続され
る．また、ノーマリオフ型ＭＥＳＦＥＴ３はゲートが入
力ノード９に、ソースが接地電位にそれぞれ接続される
．また同様に、ノーマリオン型ＭＥＳＦＥＴ２とノーマ
リオフ型ＭＥＳＦＥＴ４は、ノーマリオン型ＭＥＳＦＥ
Ｔ２を負荷，ノーマリオフ型ＭＥＳＦＥＴ４をドライバ
とし、入力をノード８．出力をノード９とする第２のＥ
／Ｄインバータ回路を構成し、ノーマリオン型ＭＥＳＦ
ＥＴ２はドレインが電源ノード７に接続され、ゲート及
びソースが共通でノーマリオフ型ＭＥＳＦＥＴ４のドレ
インに接続される．また、ノーマリオフ型ＭＥ Ｓ Ｆ
Ｅ７ ４はゲートが入力ノード８に、ソースが接地電
位にそれぞれ接続される．さらに、上記第１及び第２の
Ｅ／Ｄインバータ回路はそれぞれの入力と出力を交差接
続される。ノード８及びノード９はデータの蓄えられる
ストレージノードとなる． また、ノーマリオフ型ＭＥＳＦＥＴ５はトランスファゲ
ートであり、ストレージノード８とビット線１０の間に
接続され、ゲートはワード１１２となる．同様に、ノー
マリオフ型ＭＥＳＦＥＴ６もトランスファゲートであり
、ストレージノード９とビット線１１の間に接続され、
ゲートはワード線１２となる． さらに、ショットキダイオードｌ３はノード９をアノー
ドとし、カソードが電源１５に接続される．同様に、シ
ッットキダイオード１４はノード８をアノードとし、カ
ソードが電源ｌ５に接続される． 次に動作について説明する．メモリセルが非選択状態の
とき、ワード線１２はＬＯ−レベルとなり、トランスフ
ァゲート５，６は共に非導通状態となるため、メモリセ
ルのストレージノードはビット線１０．１１から切り離
される。このとき、メモリセルのストレージノードには
、従来例の場合と同様の原理で旧ｇｈ， Ｌｏｗ １
対のデータが保持される．従来例においてはショットキ
ダイオードｌ３及び１４の付加によりこれらを流れる電
流によって内部ノードの旧ｇｈレベルの低下が起こって
いたが、本実施例ではショットキダイオード１３，１４
のカソードが接続される電源１５を接地電位から切り離
してあるため、電源１５の電位を高めることにより内部
ノードの旧ｇｈレベルの低下を防止することができる．
すなわち、通常ショットキダイオードは、ショットキバ
リア程度のバイアス条件においては、バイアス電圧に対
し指数関数的に電流が増大するため電流の増加率が大き
く、従って電源１５の電位を高めることにより、シッッ
トキダイオード１３あるいは１４を流れる電流は急速に
小さくなる．仮にノード８がＨｉｇｈレベルとなってい
るとすると、ショットキ電流は、ノード８からドライバ
ＦＥＴ４のゲート・ソースを経てＧＮＤへ流れる経路と
、ショットキダイオード１４を通じて電源ｌ５へ流れる
経路の２つを通って流れるが、電源１５の電位を高める
ことにより、シッットキダイオード１４を流れる電流を
ドライバＦＥＴのゲート・ソースを経て流れる電流以下
に抑えれば、シッットキダイオードｌ４の付加によるノ
ード８の電位の低下を小さく抑えることができる．ただ
し、シッソトキダイオードの付加による容量は、アノー
ド・カソード間のバイアス電圧が大きいほど大きいため
、振幅と容量の両面から電源１５の電位の最適値を選ぶ
必要がある．以上のように、電源１５を接地電位から切
り離して接地電位より高く設定することにより、メモリ
セルのデータの電圧振幅をほとんど低下させずに容量を
付加することが可能であり、ノイズマージンを低下させ
ずにα線に対するソフトエラー耐性を高めることができ
る． なお、上記実施例では負荷素子としてゲート・ソース共
通のノーマリオン型ＭＥ Ｓ Ｆ ＥＴを用いたメモリ
セルについて説明したが、これは第２図に示すような抵
抗負荷型のメモリセルであってもよく、上記実施例と同
様の効果を奏する。
反転する確率を低減するためには、第５図に示すように
、ストレージノード８．９とＧＮＤとの間にシッットキ
ダイオード１４．１３を順方向に挿入することにより、
ストレージノード８．９の容量を高める方法が考えられ
る．すなわち、ストレージノードの容量を高めることに
よって同じ電荷収集量に対する電位の変化量が低減され
ソフトエラー率が低減される．しかし、この方法では次
のような問題点がある．仮に第５図においてノード８に
Ｈｉｇｈレベル，ノード９にＬＯ＆４レベルのデータが
保持されているとすると、Ｈｉｇｈ側のストレージノー
ド８とＧＮＤとの間には、ドライバＦＥＴ４のゲート・
ソース間のシ日ットキダイオードの他に、付加したシッ
ットキダイオードｌ４が並列に接続されることになり、
ノード８に対するシタットキダイオードのショットキ電
流が増加してノード８の電位が低下する．特にメモリセ
ルにおいては、低消費電力化のために負荷のノーマリオ
ン型ＭＥＳＦＥＴＩ，２の電流供給能力を極力低減して
いるため、ノード８とＧＮＤとの間に接続されるシ四ッ
トキダイオードの実質的な面積の増加によるノード８の
電位の低下が著しい．旧ｇｈ側のノード８の電位が低下
するとメモリセルに保持されるデータの電圧振幅が低下
するため、ダイオードの付加によるソフトエラー率低減
の効果があがらないだけでなく、ノイズマージンも低下
してしまう． 〔発明が解決しようとする課題〕 従来のガリウム砒素半導体記憶装置におけるメモリセル
は以上のような構成を有しているので、メモリセルに保
持されるデータの旧ｇｈレベルが、ドライバＦＥＴ３あ
るいは４のゲート・ソース間のショットキバリア高さで
制限され０．６ｖ程度となってしまい、このため、メモ
リセルが保持するデータの電圧振幅が小さく、α線の入
射によるソフトエラーを起こし易いという問題があった
．また、第５図のような容量付加を行ってこのα線によ
るソフトエラーの低減を図ったとしても、データの電圧
振幅が低下して効果があがらないだけでなくノイズマー
ジンが低下するという問題があった． この発明は上記のような問題点を解消するためになされ
たもので、メモリセルに保持されるデータの電圧振幅を
低下させることなくストレージノードへの容量付加を行
うことのできる、ソフトエラー耐性の高いメモリセルを
有するガリウム砒素半導体記憶装置を得ることを目的と
する．〔課題を解決するための手段〕 この発明に係るガリウム砒素半導体記憶装置は、メモリ
セル内部のストレージノードに付加する容量として、各
ストレージノードと、メモリセルのドライバＦＥＴのソ
ースとなる電源よりも高い電位をもつ別電源との間に、
各ストレージノードをアノードとし、上記別電源をカソ
ードとするシッットキダイオードを接続したものである
．〔作用〕 この発明においては、各ストレージノードをアノードと
するシッットキダイオードを付加し、このシッソトキダ
イオードのカソードの電位を、メモリセルのドライバＦ
ＥＴのソースとなる電源の電位よりも高くとることによ
り、内部ノードの電圧振幅の低下を殆ど伴わずに内部ノ
ードの容量を増大することができ、ノイズマージンの低
下なしにソフトエラー耐性を高めることができる．〔実
施例〕 以下、この発明の一実施例を図について説明する．第１
図において、１及び２はノーマリオン型ＭＥＳＦＥＴ，
３ないし６はノーマリオフ型ＭＥＳＦＥＴＳ１３及び１
４はショットキダイオードである． ノーマリオン型ＭＥＳＦＥＴＩとノーマリオフ型ＭＥＳ
ＦＥＴ３は、ノーマリオン型ＭＥＳＦＥＴｌを負荷，ノ
ーマリオフ型ＭＥＳＦＥＴ３をドライバとし、入力をノ
ード９，出力をノード８とする第１のＥ／Ｄインバータ
回路を構成し、ノーマリオン型ＭＥｓＦＥＴＩはドレイ
ンが電源ノード７に接続され、ゲート及びソースが共通
でノーマリオフ型ＭＥＳＦＥＴ３のドレインに接続され
る．また、ノーマリオフ型ＭＥＳＦＥＴ３はゲートが入
力ノード９に、ソースが接地電位にそれぞれ接続される
．また同様に、ノーマリオン型ＭＥＳＦＥＴ２とノーマ
リオフ型ＭＥＳＦＥＴ４は、ノーマリオン型ＭＥＳＦＥ
Ｔ２を負荷，ノーマリオフ型ＭＥＳＦＥＴ４をドライバ
とし、入力をノード８．出力をノード９とする第２のＥ
／Ｄインバータ回路を構成し、ノーマリオン型ＭＥＳＦ
ＥＴ２はドレインが電源ノード７に接続され、ゲート及
びソースが共通でノーマリオフ型ＭＥＳＦＥＴ４のドレ
インに接続される．また、ノーマリオフ型ＭＥ Ｓ Ｆ
Ｅ７ ４はゲートが入力ノード８に、ソースが接地電
位にそれぞれ接続される．さらに、上記第１及び第２の
Ｅ／Ｄインバータ回路はそれぞれの入力と出力を交差接
続される。ノード８及びノード９はデータの蓄えられる
ストレージノードとなる． また、ノーマリオフ型ＭＥＳＦＥＴ５はトランスファゲ
ートであり、ストレージノード８とビット線１０の間に
接続され、ゲートはワード１１２となる．同様に、ノー
マリオフ型ＭＥＳＦＥＴ６もトランスファゲートであり
、ストレージノード９とビット線１１の間に接続され、
ゲートはワード線１２となる． さらに、ショットキダイオードｌ３はノード９をアノー
ドとし、カソードが電源１５に接続される．同様に、シ
ッットキダイオード１４はノード８をアノードとし、カ
ソードが電源ｌ５に接続される． 次に動作について説明する．メモリセルが非選択状態の
とき、ワード線１２はＬＯ−レベルとなり、トランスフ
ァゲート５，６は共に非導通状態となるため、メモリセ
ルのストレージノードはビット線１０．１１から切り離
される。このとき、メモリセルのストレージノードには
、従来例の場合と同様の原理で旧ｇｈ， Ｌｏｗ １
対のデータが保持される．従来例においてはショットキ
ダイオードｌ３及び１４の付加によりこれらを流れる電
流によって内部ノードの旧ｇｈレベルの低下が起こって
いたが、本実施例ではショットキダイオード１３，１４
のカソードが接続される電源１５を接地電位から切り離
してあるため、電源１５の電位を高めることにより内部
ノードの旧ｇｈレベルの低下を防止することができる．
すなわち、通常ショットキダイオードは、ショットキバ
リア程度のバイアス条件においては、バイアス電圧に対
し指数関数的に電流が増大するため電流の増加率が大き
く、従って電源１５の電位を高めることにより、シッッ
トキダイオード１３あるいは１４を流れる電流は急速に
小さくなる．仮にノード８がＨｉｇｈレベルとなってい
るとすると、ショットキ電流は、ノード８からドライバ
ＦＥＴ４のゲート・ソースを経てＧＮＤへ流れる経路と
、ショットキダイオード１４を通じて電源ｌ５へ流れる
経路の２つを通って流れるが、電源１５の電位を高める
ことにより、シッットキダイオード１４を流れる電流を
ドライバＦＥＴのゲート・ソースを経て流れる電流以下
に抑えれば、シッットキダイオードｌ４の付加によるノ
ード８の電位の低下を小さく抑えることができる．ただ
し、シッソトキダイオードの付加による容量は、アノー
ド・カソード間のバイアス電圧が大きいほど大きいため
、振幅と容量の両面から電源１５の電位の最適値を選ぶ
必要がある．以上のように、電源１５を接地電位から切
り離して接地電位より高く設定することにより、メモリ
セルのデータの電圧振幅をほとんど低下させずに容量を
付加することが可能であり、ノイズマージンを低下させ
ずにα線に対するソフトエラー耐性を高めることができ
る． なお、上記実施例では負荷素子としてゲート・ソース共
通のノーマリオン型ＭＥ Ｓ Ｆ ＥＴを用いたメモリ
セルについて説明したが、これは第２図に示すような抵
抗負荷型のメモリセルであってもよく、上記実施例と同
様の効果を奏する。
また、上記実施例ではメモリセルのドライバＦＥＴのソ
ースが接地されている場合について説明したが、この電
位は接地電位以外のどのような電位でもよく、上記実施
例と同様の効果を奏する．〔発明の効果〕 以上のように、この発明に係るガリウム砒素半導体記憶
装置によれば、メモリセルの各ストレージノードと、ド
ライバＦＥＴのソースとなる電源よりも高い電位をもつ
別電源との間に、各ストレージノードをアノードとし、
上記別電源をカソードとするショットキダイオードを接
続したので、メモリセルのデータの電圧振幅を低下させ
ずにストレージノードに容量を付加することができ、ノ
イズマージンを低下させずにα線に対するソフトエラー
耐性を高めることができる．
ースが接地されている場合について説明したが、この電
位は接地電位以外のどのような電位でもよく、上記実施
例と同様の効果を奏する．〔発明の効果〕 以上のように、この発明に係るガリウム砒素半導体記憶
装置によれば、メモリセルの各ストレージノードと、ド
ライバＦＥＴのソースとなる電源よりも高い電位をもつ
別電源との間に、各ストレージノードをアノードとし、
上記別電源をカソードとするショットキダイオードを接
続したので、メモリセルのデータの電圧振幅を低下させ
ずにストレージノードに容量を付加することができ、ノ
イズマージンを低下させずにα線に対するソフトエラー
耐性を高めることができる．
第１図は本発明の一実施例によるガリウム砒素半導体記
憶装置のメモリセルを示す回路構成図、第２図は本発明
の他の実施例によるガリウム砒素半導体記憶装置のメモ
リセルを示す回路構成図、第３図は従来のガリウム砒素
半導体記憶装置のメモリセルを示す回路構成図、第４図
は従来のガリウム砒素半導体記憶装置のメモリセルにお
けるＥ／Ｄインバータの伝達特性を示す図、第５図は従
来のガリウム砒素半導体記憶装置のメモリセルにショッ
トキダイオードによる容量付加を行った回路を示す構成
図である． 図中、１．２はノーマリオン型ＭＥＳＦＥＴ，３ないし
６はノーマリオフ型ＭＥＳＦＥＴ，？，ｌ５は電源、８
．９はストレージノード、１０．１１はビット線、１２
はワード線、１３．１４はショットキダイオード、１６
．１７は抵抗素子である． なお、図中、同一符号は同一、又は相当部分を示す． 特許出願人 工業技術院長 飯塚幸三 第１図 第２図 １，２：／−’７クノンクＭＥＳＦＥＴ８，９： λメ
ｔ−シノース゛ １０，１１ ： ｔ’ｙメ〃 １６，１７ ：蒸膚１子 第 図 第 図 ／Ａｌ）＃ｊＥ （Ｖ）
憶装置のメモリセルを示す回路構成図、第２図は本発明
の他の実施例によるガリウム砒素半導体記憶装置のメモ
リセルを示す回路構成図、第３図は従来のガリウム砒素
半導体記憶装置のメモリセルを示す回路構成図、第４図
は従来のガリウム砒素半導体記憶装置のメモリセルにお
けるＥ／Ｄインバータの伝達特性を示す図、第５図は従
来のガリウム砒素半導体記憶装置のメモリセルにショッ
トキダイオードによる容量付加を行った回路を示す構成
図である． 図中、１．２はノーマリオン型ＭＥＳＦＥＴ，３ないし
６はノーマリオフ型ＭＥＳＦＥＴ，？，ｌ５は電源、８
．９はストレージノード、１０．１１はビット線、１２
はワード線、１３．１４はショットキダイオード、１６
．１７は抵抗素子である． なお、図中、同一符号は同一、又は相当部分を示す． 特許出願人 工業技術院長 飯塚幸三 第１図 第２図 １，２：／−’７クノンクＭＥＳＦＥＴ８，９： λメ
ｔ−シノース゛ １０，１１ ： ｔ’ｙメ〃 １６，１７ ：蒸膚１子 第 図 第 図 ／Ａｌ）＃ｊＥ （Ｖ）
Claims (1)
- （１）ガリウム砒素半導体基板上に形成され、それぞれ
、ソースが第２の電源に接続されたノーマリオフ型ＭＥ
ＳＦＥＴと該ＭＥＳＦＥＴのドレインと第１の電源との
間に接続された負荷素子とからなり、該ＭＥＳＦＥＴの
ゲートをその入力ノード、ドレインをその出力ノードと
する１対のインバータ回路を有し、該１対のインバータ
回路の一方の入力ノードと他方の出力ノードとをそれぞ
れ接続してなるフリップフロップ型のメモリセルを構成
するガリウム砒素半導体記憶装置において、上記１対の
インバータ回路のそれぞれの入力ノードをアノードとし
、上記第２の電源よりも高い電位を有する第３の電源を
カソードとするショットキダイオードをそれぞれ接続し
たことを特徴とするガリウム砒素半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051898A JPH02232896A (ja) | 1989-03-06 | 1989-03-06 | ガリウム砒素半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051898A JPH02232896A (ja) | 1989-03-06 | 1989-03-06 | ガリウム砒素半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232896A true JPH02232896A (ja) | 1990-09-14 |
| JPH0459717B2 JPH0459717B2 (ja) | 1992-09-24 |
Family
ID=12899697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051898A Granted JPH02232896A (ja) | 1989-03-06 | 1989-03-06 | ガリウム砒素半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232896A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-03-06 JP JP1051898A patent/JPH02232896A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155752A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459717B2 (ja) | 1992-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |