JPS628396A

JPS628396A - 情報保持回路

Info

Publication number: JPS628396A
Application number: JP60144747A
Authority: JP
Inventors: Hironori Tanaka; 田中　広紀; Takehisa Hayashi; 剛久林; Noboru Masuda; 昇益田; Akira Masaki; 亮正木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-03
Filing date: 1985-07-03
Publication date: 1987-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体メモリのメモリセル回路に関するもの
であり、特にショットキ接合ＦＥＴを用いるＧａＡｓス
タティックメモリのソフトエラーに対してこれを防止す
るに有効なメモリセル回路に関する６〔発明の背景〕従来のＧａＡｓスタティックメモリ用のメモリセル回路
は、ｒ２５６ｘ４　　ビットガリヒ素スタティックラム
（Ａ２５６　Ｘ４　　ｂ　ｉ　ｔ　ＧａＡｓ　Ｓｔａｔ
ｉｃＲＡＭ）（ＧａＡｓ　Ｉ　ＣＳｙｍｐｏｓｉｕｍ　
’　８３　ｔＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ）　ｐ　
ｐ　、　８６−８９４に述べられているように第２図に
示すような６トランジスタからなるメモリセル回路から
構成されたものがよく用いられていた。このメモリセル
回路は、素子数が少なく、小さなレイアウト面積でメモ
リセルを構成できるという長所を持っているが、α線等
により基板内に発生した電荷が、ドレイン・ソース間の
通常電流として寄与し、その結果１回路動作に支障を生
じるという問題、すなわちソフトエラーが認識されてい
ない。上記問題を軽減するためには、第２図に示した従
来回路では不十分であり、対策改良が必要である。以下
、第２図に示した従来回路について、その動作ならびに
ソフトエラーに対する問題点につき説明する。第２図に
おいて２００〜２０５はショットキ接合型ＦＥＴである
。

この内、２００，２０１はノーマリオン型ＦＥＴ。

２０２〜２’０５はノーマリオフ型ＦＥＴである。

前者は、ＦＥＴのゲート・ソース間電圧が０７時にドレ
イン・ソース間に電流が流れているが、後者は、ゲート
・ソース間に電流は流れない特性を有している。また、
２０６，２０７は、メモリセルへの情報の書き込み読み
出しを行うためのデータ線、１０８は、メモリセルを選
択するためのワード線、ｖＤＤは直流電源である。なお
実際のメモリＬＳＩにおいては、第２図に示したメモリ
セル回路がマトリックス状に多数配置されている。第２
図のメモリセルにおいて、ＦＥＴ２０９〜２０３により
、フリップ・プロップが構成され、ＦＥＴ２００，２０
１は情報保持用の定電流源として動作している。今、Ｆ
ＥＴ２０２がオン、２０３がオフとなっており、ノード
２０９がＯｖ、ノード２１０が０．５　　Ｖとなってい
る状況を考える。

この状態を“０″情報が記憶されているとし、ノード２
０９，２１０の電位関係が逆の場合を“１″情報が記憶
されているとする。メモリセルが非選択状態の場合、選
択信号線２０ＢはＯｖとなっており、ＦＥＴ２０４，２
０５はオフ状態となっている。このため、メモリセルは
、データ線２０６゜２０７と電気的に切り離されている
。メモリセル選択状態とするためには、選択信号線２０
８を０．５　　Ｖとし、ＦＥＴ２０４，２０５をオン状
態とし、データ線２０６，２０７とメモリセルを電気的
に結合する。今、ｔｔ　ＯＩＩ情報が記憶されていると
すると、データ線２０６，２０７の電位は、ｖＤＩ、あ
るいは、それに近い電位に設定されているため、データ
線２０６＋ＦＥＴ２０４−）ＦＥＴ２０９→ＧＮＤの経
路で電流が流れ、また、この時。

ノード２１０の電位が０．５〜０゜６ｖと高いため。

ＦＥＴ２０５がオンとならずデータ線２０７には電流は
流れない。データ線には、一般的には負荷素子が接続さ
れており、電流の流れたデータ線は電圧降下を起こすた
め、ペアとなっているデータ線のどちらが電圧降下を起
こすかで“０″、“１″の情報判定を行い、信号振幅の
増幅等を行いチップ外に読み出し信号が取り出される方
式となっている。なお、この時、メモリセル内に読み出
し電流が流れるが、ノード２０９，２１０の電位はほと
んど変化しないようにしてあり、非破壊読み出しが可能
である。一方、書き込み動作については。

メモリセルを選択状態にするまでは同様であるが、書き
込み情報に対応してデータ線２０６，２０７のいずれか
一方をＯｖに降下させ、ノード２０９゜２１０をデータ
線の電位関係と同一方向に強制的にセットすることによ
り行なわれる。

しかしながらこの回路方式では、ノード２０９゜２１０
に付価する容量がＦＥＴ２０２，２０５゜あるいは、２
０３，２０４のゲート容量ならびにＦＥＴ間を接続する
配線の容量のみであり、数十ｆＦと小さい、今、α線粒
子がメモリセルに当たった状況を想定すると、ＦＥＴ２
０２，２０３゜２０４．２０５に粒子が当たった場合に
影響が大きい、ＦＥＴ２０２あるいは２０３に粒子が当
った場合の問題を以下に述べる。今、ＩＩ　Ｏ＃ｊ情報
が記憶されているとし、ノード２１０が約０．５　Ｖと
なっているとする。この時、ＦＥＴ２０３にα粒子が当
たると、　ＧａＡｓ半絶縁性基板内に電子とホールの電
荷がベアとなって発生し、それぞれドレインとソースに
吸収される。これは、一時的なＦＥＴのソース・ドレイ
ン間の通常電流として観測される。このような現象がＦ
ＥＴ２０３で発生すると、ノード２０１の電位は一時的
に降下するが、これが契機となって、フリップ・フロッ
プの反転が起こり情報破壊が発生する。また、ＦＥＴ２
（）４，２０５にα粒子が当たった場合、書き込み時の
非選択セルで問題が発生する。今、データ線２０６がＶ
Ｄ、付近の高電位、２０７がＯＶとなっている書き込み
状態を想定する。メモリセルは、選択信号線２０８がＯ
ｖとなっており、ＦＥＴ２０４．２０５がオフ状態とな
っているためデータ線とは電気的に分離されている。メ
モリセルに“０″情報が記憶されており、ＦＥＴ２０５
にα粒子が当たるとノード２１０からデータ線２０７へ
電流が流れノード２１０の電位の低下が発生する。この
場合も一時的なノード２１０の電位の低下がフリップ・
フロップの返転を引き起こし、情報破壊を起こす可能性
がある。このように従来のメモリセル回路は、α線によ
るソフトエラーに対して特に対策が実施されておらず、
現状のままでは、実使用状態において問題となる。

〔発明の目的〕

本発明は、半導体メモリセル回路、特にショットキ接合
ＦＥＴを用いるＧａＡｓスタテ・イックメモリセル回路
において、α線によるソフトエラーに対して、これを阻
止する効果を有する情報保持回路を提供するものである
。

〔発明の概要〕

本発明は、メモリセルを構成するフリップ・フロップの
ノードに、高濃度不純物トープによる単位面積当たりの
容量の大きいショットキダイオード接続するとともに、
容量の電圧依存性を利用して、効果的に上記ダイオード
を接続し、α線によるソフトエラーに対して、これを阻
止する効果を付加したことを特徴とする。

〔発明の実施例〕

以下、第１図を用いて本発明の詳細な説明する。第１図
において、１００〜１０５は電界効果トランジスタであ
り、１００，１０１１ｔ、／−７Ｕオン型ＦＥＴ、１０
２〜１０５はノーマリオフ型ＦＥＴである。また、１１
１，１１２はショットキダイオード、１０６，１０７は
データ線、１０８は選択信号線、■、。は定電圧源であ
る。この図かられかるようにノード１０９，１１０とＧ
ＮＤレベルであるノード１１３の間にそれぞれショット
キダイオードが接続されており、付加容量の増大が図ら
れている。第３図にショットキ接合型電界効果トランジ
スタ、第４図に本発明で使用するショットキダイオード
の断面図を示す。第３図において、３０１はＧａＡｓ半
絶縁性基板、３０３はドレイン電極の高濃度不純物層、
３０２はソース電極の高濃度不純物層、３０６はドレイ
ンへのオーミック接合をとるための電極、３０７はソー
スへのオーミック接合をとるための電極、３０５はゲー
ト電極、３００はチャネルを形成するための不純物活性
層である。３００，３０２゜３０３は通常Ｓｉ等の不純
物をイオン打込により注入しアニールを行うことにより
形成される。なお、３００の濃度、深さを変えることに
より、ノーマリオン型ならびにノーマリオフ型ＦＥＴを
形成することが可能である。第４図において４０１はＧ
ａＡｓ半絶縁性基板、４００は高濃度不純物層、４０２
は、低濃度不純物層、４０４はダイオードのアノード電
極、４０３はオーミック接合を有するカソード電極であ
る。第４図かられかるように、アノード電極４０４下の
不純物層４００は高濃度であり、第３図に示したＦＥＴ
と比較して、同一の面積でより大きな接合容量を実現す
ることが可能である。また、第１図に示したようにショ
ットキダイオードは順方向バイアスの状態のみしか使用
しないため、逆耐左の問題は発生しない。また、高濃度
層４００は第３図で示した３０２，３０３と、さらに４
０２は３ｏＯと、４０４は３０５と４０３は３０６，３
０７と同一プロセスで作製可能であり、実現上特に問題
ない。また、第４図における４００を、第３図における
３０２，３０３の１部で兼ねることも可能である。第５
図は、ノーマリオフ型ＦＥＴ、ノーマリオン型ＦＥＴ、
第４図で示したショットキダイオードの単位面積当たり
の接合容量の電圧依存性を示したものである。

第５図において５００はノーマリオフ型ＦＥＴ。

５０１はノーマリオン型ＦＥＴ、５０２はショットキダ
イオード接合容量に対応している。メモリセル回路のフ
リップ・フロップノードに付加される容量は、先にも述
べたようにノーマリオフ型ＦＥＴであり、第５図の５０
０に相当する容量である。この値と高濃度層を使用した
ショットキダイオードの接合容量５０２を比較すると、
約２〜２．５倍の容量値を得ることができる。さらに、
順方向バイアス電圧の増加と共に容量値も増大するため
、第１図に示したように結線すれば従来例で述べたよう
に、ソフトエラーの起因となりやすいフリップ・フロッ
プの高電位側ノードで容量値が最大となり、効果的に作
用する。第６図は、第３図、第４図で示した構造を有す
るＦＥＴ、ショットキダイオードを用いて第１図のメモ
リセル回路を実現した場合の平面図である。第６図にお
いて、６００〜６０５はＦＥＴであり、６００゜６０１
は第１図における１００，１０１に、６０２．６０３は
１０２，１０３に、６０４゜６０５は１０４，１０５に
対応している。また、６１１．６１２はショットキダイ
オードであり、それぞれ第１図の１１１，１１２に対応
している。

さらに、６０８，６０７はデータ線、６１３はＧＮＤで
あり、それぞれ第１図（７１１０６，１０７゜１１３に
対応している。ｆＪ６図に示すようにショットキダイオ
ードめカソードとＦＥＴ６０３゜６０２のソース電極部
が共通に使用されていると共に、ダイオードのアノード
とＦＥＴのゲート電極が同一の電極層で構成されており
、セル面積を増加させずに形成することが可能である。

なお、前記ショットキダイオードの代わりに、ＰＮ接合
ダイオード、配線金属による平行平板容量を用いても、
ソフトエラーに対して効果を得ることができる。

【発明の効果〕

以上、述べたように、メモリセルのフリップ。

フロップを構成するノードに、高濃度不純物層を使用し
、単位面積当たりの容量がＦＥＴ（７１２〜２．５倍と
なる。ショットキダイオードを接続することにより、上
記ノードの保持電荷量を小面積で増大させることが可能
となると共に、それぞれのダイオードのアノードをフリ
ップ・フロップのノードに、カソードのメモリセルの共
通ソース端子に接続することにより、ソフトエラーの起
因となるノードで容量値が最大となり、α線によるソフ
トエラーを阻止する機能を効果的に持たせることができ
る。

また、ショットキダイオードのカソードをＦＥＴのソー
ス電極部の高濃度不純物層を共通に使用し、ＦＥＴのゲ
ート電極とダイオードのアノード電極を同一の電極層で
構成することにより、メモリセル面積を増加させること
なく、実現可能である。

【図面の簡単な説明】

第１図は、本発明によるメモリセル回路図、第２図は従
来のメモリセル回路図、第３図はショットキ接合型ＦＥ
Ｔの断面図、第４図はショットキダイオードの断面図、
第５図はＦＥＴならびにショットキダイオードの接合容
量のバイアス電圧依存性を示す図、第６図は、本発明に
よる第１図のメモリセル回路をＬＳＩ上に実現した場合
の平面図である。１１１．１１２，６１１，６１２・・・ショットキダイ
オード、１０２，１０３，１０４，１０５，６０２．６
０３，６０４，６０５・・・ノーマリオフ型ＦＥＴ、１
００，１０１，６００，６０１・・・ノーマリオンＦＥ
Ｔ、１０６，１０７，６０６，６０７・・・データ線、
１０８，６０８・・・メモリセル選択信号線。

Claims

【特許請求の範囲】１、第１の端子にドレインが第２の端子にソースが第３
の端子にゲートが接続された第１の電界効果トランジス
タと、第３の端子にドレインが、第２の端子にソースが
、第１の端子にゲートが接続された第２の電界効果トラ
ンジスタと、第１と第４の端子間と、第３と第４の端子
間それぞれに、電流供給源となる第１と第２の負荷素子
が接続された２安定回路と、第１の端子にソースが、第
５の端子にドレインが、第７端子にゲートが接続された
第３の電界効果トランジスタと、第３の端子にソースが
、第６の端子にドレインが、第７の端子にゲートが接続
された第４の電界効果トランジスタからなり、第２、第
４の端子が電源に、第７の端子が選択用信号に接続され
てなり、第１と第２の端子間、第３と第２の端子間それ
ぞれに容量素子を接続したことを特徴とする情報保持回
路。２、上記容量をショットキダイオードで構成したことを
特徴とする特許請求の範囲第１項の情報保持回路。３、上記容量素子をＰＮ接合ダイオードあるいは、配線
金属からなる平行平板容量で構成したことを特徴とする
特許請求の範囲第１項の情報保持回路。４、上記ショットキダイオードのカソードが、上記第１
、第２の電界効果トランジスタのソース電極を構成する
高濃度不純物層により形成され、かつアノードが、上記
第１、第２の電界効果トランジスタのゲート電極により
構成されたことを特徴とする特許請求の範囲第２項の情
報保持回路。