JPH0459719B2 - - Google Patents
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- JPH0459719B2 JPH0459719B2 JP62120274A JP12027487A JPH0459719B2 JP H0459719 B2 JPH0459719 B2 JP H0459719B2 JP 62120274 A JP62120274 A JP 62120274A JP 12027487 A JP12027487 A JP 12027487A JP H0459719 B2 JPH0459719 B2 JP H0459719B2
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- 239000000758 substrate Substances 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101150015217 FET4 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はガリウム砒素半導体メモリ装置に関
するものである。
するものである。
第２図は、例えば昭和59年度電子通信学会総合
全国大会講演論文集P.2−304記載による従来の
Ｅ／Ｄ型ダイレクト カツプル FET ロジツ
ク（Direct Couple FET Logic）回路（以下
DCFL回路と略記する。）によるガリウム砒素半
導体メモリ装置のメモリセル及びワード線、ビツ
ト線の構成を示している。図中、１はメモリセル
で、これはノーマリオン型金属−半導体電界効果
型トランジスタ（以下MESFETと略記する。）２
及び３を負荷としノーマリオフ型MESFET４及
び５をドライバとしたフリツプフロツプ回路と、
ノーマリオフ型MESFETによるトランスフアゲ
ート６及び７とから構成されている。ノードＮ１
はメモリセルの電源ノードで、ノードＮ２及びＮ
３はデータが蓄えられるストレージノードであ
る。ノードＮ４はワード線でトランスフアゲート
６及び７のゲートに接続されている。ノードＮ５
及びＮ６は一対のビツト線を構成し、それぞれト
ランスフアゲート６及び７に接続されている。８
及び９はビツト線プルアツプのための抵抗性の負
荷素子で、プルアツプ電源であるノードＮ７、ビ
ツト線ノードＮ５間及び電源ノードＮ７、ビツト
線ノードＮ６間にそれぞれ接続されている。ま
た、ノーマリオフ型MESFET１０及び１１はコ
ラム選択のためのトランスフアゲートでそれぞれ
ノードＮ５、ノードＮ８間、及びノードＮ６、ノ
ードＮ９間に接続されている。ノードＮ１０はビ
ツト線セレクト信号線で上記トランスフアゲート
１０及び１１のゲートに接続されている。またこ
こでノードＮ８とノードＮ９とは一対のＩ／Ｏ線
を構成している。
全国大会講演論文集P.2−304記載による従来の
Ｅ／Ｄ型ダイレクト カツプル FET ロジツ
ク（Direct Couple FET Logic）回路（以下
DCFL回路と略記する。）によるガリウム砒素半
導体メモリ装置のメモリセル及びワード線、ビツ
ト線の構成を示している。図中、１はメモリセル
で、これはノーマリオン型金属−半導体電界効果
型トランジスタ（以下MESFETと略記する。）２
及び３を負荷としノーマリオフ型MESFET４及
び５をドライバとしたフリツプフロツプ回路と、
ノーマリオフ型MESFETによるトランスフアゲ
ート６及び７とから構成されている。ノードＮ１
はメモリセルの電源ノードで、ノードＮ２及びＮ
３はデータが蓄えられるストレージノードであ
る。ノードＮ４はワード線でトランスフアゲート
６及び７のゲートに接続されている。ノードＮ５
及びＮ６は一対のビツト線を構成し、それぞれト
ランスフアゲート６及び７に接続されている。８
及び９はビツト線プルアツプのための抵抗性の負
荷素子で、プルアツプ電源であるノードＮ７、ビ
ツト線ノードＮ５間及び電源ノードＮ７、ビツト
線ノードＮ６間にそれぞれ接続されている。ま
た、ノーマリオフ型MESFET１０及び１１はコ
ラム選択のためのトランスフアゲートでそれぞれ
ノードＮ５、ノードＮ８間、及びノードＮ６、ノ
ードＮ９間に接続されている。ノードＮ１０はビ
ツト線セレクト信号線で上記トランスフアゲート
１０及び１１のゲートに接続されている。またこ
こでノードＮ８とノードＮ９とは一対のＩ／Ｏ線
を構成している。
次に第２図に基づいて動作を説明する。
通常、ガリウム砒素によるＥ／Ｄ型DCFL回路
はハイレベル0.6V程度（これはMESFETのゲー
ト、ソース間のシヨツトキバリア高さで決る。）、
ローレベル0V程度の内部信号で動作する。従つ
てメモリセル１は、ハイレベル0.6V、ローレベ
ル0Vのワード線Ｎ４とビツト線セレクト信号線
Ｎ１０とが共にハイレベルとなることにより選択
される。また、ノードＮ１及びＮ７の電源電圧
は、共に1.0Vとする。
はハイレベル0.6V程度（これはMESFETのゲー
ト、ソース間のシヨツトキバリア高さで決る。）、
ローレベル0V程度の内部信号で動作する。従つ
てメモリセル１は、ハイレベル0.6V、ローレベ
ル0Vのワード線Ｎ４とビツト線セレクト信号線
Ｎ１０とが共にハイレベルとなることにより選択
される。また、ノードＮ１及びＮ７の電源電圧
は、共に1.0Vとする。
まず、読出し動作について説明する。ワード線
Ｎ４及びビツト線セレクト信号線Ｎ１０が共にロ
ーレベルのとき、トランスフアゲート６，７及び
１０，１１は全て非導通状態となり、ストレージ
ノードＮ２，Ｎ３はビツト線Ｎ５，Ｎ６からそれ
ぞれ遮断される。メモリセル１はフリツプフロツ
プ回路で構成されているため、このときストレー
ジノードＮ２，Ｎ３には一対のデータが蓄えられ
る。すなわちノードＮ２がハイレベル（0.6V）
のときはノードＮ３がローレベル（0V）となり、
逆にノードＮ２がローレベルのときはノードＮ３
がハイレベルとなる。今仮にノードＮ２にハイレ
ベル、ノードＮ３にローレベルが蓄えられている
とする。このときドライバFET４は非導通状態、
５は導通状態である。
Ｎ４及びビツト線セレクト信号線Ｎ１０が共にロ
ーレベルのとき、トランスフアゲート６，７及び
１０，１１は全て非導通状態となり、ストレージ
ノードＮ２，Ｎ３はビツト線Ｎ５，Ｎ６からそれ
ぞれ遮断される。メモリセル１はフリツプフロツ
プ回路で構成されているため、このときストレー
ジノードＮ２，Ｎ３には一対のデータが蓄えられ
る。すなわちノードＮ２がハイレベル（0.6V）
のときはノードＮ３がローレベル（0V）となり、
逆にノードＮ２がローレベルのときはノードＮ３
がハイレベルとなる。今仮にノードＮ２にハイレ
ベル、ノードＮ３にローレベルが蓄えられている
とする。このときドライバFET４は非導通状態、
５は導通状態である。
次にワード線Ｎ４がハイレベル（0.6V）にな
ると、トランスフアゲート６と７が導通状態とな
りノードＮ２及びノードＮ３の電位がノードＮ５
及びノードＮ６に読出される。このとき、ハイ側
のビツト線Ｎ５の電位はドライバFET４が非導
通状態となつているため、ビツト線負荷８とトラ
ンスフアゲート６及びドライバFET５のゲート、
ソース間のシヨツトキダイオードとの電位分割で
決まり、通常シヨツトキバリア高さ0.6Vよりも
やや高い値となる。今この値を0.7Vとする。一
方ロー側のビツト線Ｎ６の電位は、ドライバ
FET５が導通状態となつているため、ビツト線
負荷９とトランスフアゲート７及びドライバ
FET５との電位分割で決まり、通常接地レベル
0Vとシヨツトキバリア高さ0.6Vの間の値となる。
今この値を0.2Vとする。すなわち、ワード線Ｎ
４が立上がることによりメモリセル１からビツト
線Ｎ５，Ｎ６にハイレベル0.7V、ローレベル
0.2Vのデータが読出される。
ると、トランスフアゲート６と７が導通状態とな
りノードＮ２及びノードＮ３の電位がノードＮ５
及びノードＮ６に読出される。このとき、ハイ側
のビツト線Ｎ５の電位はドライバFET４が非導
通状態となつているため、ビツト線負荷８とトラ
ンスフアゲート６及びドライバFET５のゲート、
ソース間のシヨツトキダイオードとの電位分割で
決まり、通常シヨツトキバリア高さ0.6Vよりも
やや高い値となる。今この値を0.7Vとする。一
方ロー側のビツト線Ｎ６の電位は、ドライバ
FET５が導通状態となつているため、ビツト線
負荷９とトランスフアゲート７及びドライバ
FET５との電位分割で決まり、通常接地レベル
0Vとシヨツトキバリア高さ0.6Vの間の値となる。
今この値を0.2Vとする。すなわち、ワード線Ｎ
４が立上がることによりメモリセル１からビツト
線Ｎ５，Ｎ６にハイレベル0.7V、ローレベル
0.2Vのデータが読出される。
次にビツト線セレクト信号線Ｎ１０がハイレベ
ル（0.6V）になるとトランスフアゲート１０及
び１１が導通状態となりビツト線Ｎ５及びＮ６の
データがそれぞれＩ／Ｏ線Ｎ８及びＮ９に読出さ
れる。このとき、ハイ側のＩ／Ｏ線Ｎ８の電位
は、ビツト線セレクト信号線のレベル（0.6V）
からトランスフアゲート１０のしきい値電圧Vth
10を引いた値0.6−Vth10Vまでしか上がらない。
なぜならば、Ｉ／Ｏ線Ｎ８の電位が0.6−Vth10V
以上になるとトランスフアゲート１０が非導通状
態となるからである。今Vth10を0.1Vとすると
Ｉ／Ｏ線Ｎ８の電位は0.6V−0.1V＝0.5Vとなる。
一方ロー側のＩ／Ｏ線Ｎ９の電位はビツト線Ｎ６
の電位がそのまま伝えられ0.2Vとなる。
ル（0.6V）になるとトランスフアゲート１０及
び１１が導通状態となりビツト線Ｎ５及びＮ６の
データがそれぞれＩ／Ｏ線Ｎ８及びＮ９に読出さ
れる。このとき、ハイ側のＩ／Ｏ線Ｎ８の電位
は、ビツト線セレクト信号線のレベル（0.6V）
からトランスフアゲート１０のしきい値電圧Vth
10を引いた値0.6−Vth10Vまでしか上がらない。
なぜならば、Ｉ／Ｏ線Ｎ８の電位が0.6−Vth10V
以上になるとトランスフアゲート１０が非導通状
態となるからである。今Vth10を0.1Vとすると
Ｉ／Ｏ線Ｎ８の電位は0.6V−0.1V＝0.5Vとなる。
一方ロー側のＩ／Ｏ線Ｎ９の電位はビツト線Ｎ６
の電位がそのまま伝えられ0.2Vとなる。
以上より、読出し時にはワード線Ｎ４及びビツ
ト線セレクト信号線Ｎ１０の両方がハイレベルと
なることによりメモリセル１が選択され、ビツト
線Ｎ５，Ｎ６にはハイレベル0.7V、ローレベル
0.2Vのデータが読出され、さらにＩ／Ｏ線Ｎ８，
Ｎ９にはハイレベルの0.5V、ローレベル0.2Vの
データが読出される事がわかる。ワード線Ｎ４及
びビツト線セレクト信号線Ｎ１０のどちらか一方
がローレベルならば、メモリセル１のデータは
Ｉ／Ｏ線に読出されない。また、Ｉ／Ｏ線に読出
されたデータは、センスアンプ及びデータ出力回
路を経てメモリ外部へ出力される。
ト線セレクト信号線Ｎ１０の両方がハイレベルと
なることによりメモリセル１が選択され、ビツト
線Ｎ５，Ｎ６にはハイレベル0.7V、ローレベル
0.2Vのデータが読出され、さらにＩ／Ｏ線Ｎ８，
Ｎ９にはハイレベルの0.5V、ローレベル0.2Vの
データが読出される事がわかる。ワード線Ｎ４及
びビツト線セレクト信号線Ｎ１０のどちらか一方
がローレベルならば、メモリセル１のデータは
Ｉ／Ｏ線に読出されない。また、Ｉ／Ｏ線に読出
されたデータは、センスアンプ及びデータ出力回
路を経てメモリ外部へ出力される。
次に書き込み動作を説明する。初期条件として
ノードＮ２がローレベル（0V）、ノードＮ３がハ
イレベル（0.6V）とし、これに対しノードＮ２
にハイレベル、ノードＮ３にローレベルを書き込
む動作を考える。書き込み時も読出し時と同様ワ
ード線Ｎ４とビツト線セレクト信号線Ｎ１０の両
方をハイレベル（0.6V）としてメモリセル１を
選択状態とし、さらにＩ／Ｏ線Ｎ８を電源電位
（1.0V）、Ｎ９を接地電位（0V）にする。このと
き、ハイ側のトランスフアゲート１０はビツト線
Ｎ５が0.5V以上では非導通状態となるため、ビ
ツト線Ｎ５の電位は0.5Vなる。これと同時にビ
ツト線Ｎ６の電位は、ビツト線負荷９の電流供給
能力よりもトランスフアゲート１１からの電流引
き抜き能力の方がはるかに大きくとられているた
めに接地電位に近い値となる。今仮にこれを
0.1Vとする。すなわち逆データ書き込み時には
一瞬ビツト線電位としてＮ５が0.5V、Ｎ６が
0.1Vという状態になる。メモリセル１は通常こ
の状態でストレージノードＮ２の電位がＮ３の電
位よりも高くなるように設計されており、従つて
このときデータは反転する。データ反転後はドラ
イバFET４は非導通状態となるため、ハイ側の
ビツト線Ｎ５の電位は0.7Vまで上昇する。また、
データ反転後ワード線Ｎ４をローレベルにすると
ストレージノードの電位は、Ｎ２が0.6V、Ｎ３
が0Vに落ち着く。こうしてデータの書き込みが
完了する。
ノードＮ２がローレベル（0V）、ノードＮ３がハ
イレベル（0.6V）とし、これに対しノードＮ２
にハイレベル、ノードＮ３にローレベルを書き込
む動作を考える。書き込み時も読出し時と同様ワ
ード線Ｎ４とビツト線セレクト信号線Ｎ１０の両
方をハイレベル（0.6V）としてメモリセル１を
選択状態とし、さらにＩ／Ｏ線Ｎ８を電源電位
（1.0V）、Ｎ９を接地電位（0V）にする。このと
き、ハイ側のトランスフアゲート１０はビツト線
Ｎ５が0.5V以上では非導通状態となるため、ビ
ツト線Ｎ５の電位は0.5Vなる。これと同時にビ
ツト線Ｎ６の電位は、ビツト線負荷９の電流供給
能力よりもトランスフアゲート１１からの電流引
き抜き能力の方がはるかに大きくとられているた
めに接地電位に近い値となる。今仮にこれを
0.1Vとする。すなわち逆データ書き込み時には
一瞬ビツト線電位としてＮ５が0.5V、Ｎ６が
0.1Vという状態になる。メモリセル１は通常こ
の状態でストレージノードＮ２の電位がＮ３の電
位よりも高くなるように設計されており、従つて
このときデータは反転する。データ反転後はドラ
イバFET４は非導通状態となるため、ハイ側の
ビツト線Ｎ５の電位は0.7Vまで上昇する。また、
データ反転後ワード線Ｎ４をローレベルにすると
ストレージノードの電位は、Ｎ２が0.6V、Ｎ３
が0Vに落ち着く。こうしてデータの書き込みが
完了する。
従来のガリウム砒素半導体メモリ装置は以上の
ように構成されているため、次のようなデータ読
み出しにおける問題点があつた。
ように構成されているため、次のようなデータ読
み出しにおける問題点があつた。
すなわち、前に説明したように例えばビツト線
Ｎ５への読み出しのハイレベルはビツト線負荷８
とトランスフアゲート６及びドライバFET５の
ゲート、ソース間のシヨツトキダイオードとの電
位分割で決まり、またローレベルはビツト線負荷
８とトランスフアゲート６及びドライバFET４
との電位分割で決まるため、トランスフアゲート
やドライバFETの特性にばらつきがあるとビツ
ト線の読出しレベルがばらついた。通常、１対の
ビツト線は複数のメモリセルが共有しており、ま
たガリウム砒素によるＥ／Ｄ型DCFL回路は内部
信号の振幅が0.6V程度と小さく、特に読出し時
におけるビツト線の振幅はそれ以下となるため素
子特性のばらつきによる影響を受け易く、従つて
１対のビツト線を共有する複数のメモリセルのト
ランスフアゲートやドライバFETの特性の小さ
なばらつきに対してビツト線の読出しレベルがば
らつき易かつた。
Ｎ５への読み出しのハイレベルはビツト線負荷８
とトランスフアゲート６及びドライバFET５の
ゲート、ソース間のシヨツトキダイオードとの電
位分割で決まり、またローレベルはビツト線負荷
８とトランスフアゲート６及びドライバFET４
との電位分割で決まるため、トランスフアゲート
やドライバFETの特性にばらつきがあるとビツ
ト線の読出しレベルがばらついた。通常、１対の
ビツト線は複数のメモリセルが共有しており、ま
たガリウム砒素によるＥ／Ｄ型DCFL回路は内部
信号の振幅が0.6V程度と小さく、特に読出し時
におけるビツト線の振幅はそれ以下となるため素
子特性のばらつきによる影響を受け易く、従つて
１対のビツト線を共有する複数のメモリセルのト
ランスフアゲートやドライバFETの特性の小さ
なばらつきに対してビツト線の読出しレベルがば
らつき易かつた。
さらに詳しく説明すると第３図ａ〜ｃはビツト
線のローレベルにばらつきがあつた場合のビツト
線レベルの時間変化を示しており、連続する２つ
の読出しサイクルで互いに逆のデータを読出した
場合を示している。図中Ａは前サイクルのローレ
ベルが後サイクルのローレベルと同じ場合の波
形、Ｂは前サイクルのローレベルが後サイクルの
ローレベルよりも高い場合の波形、Ｃは前サイク
ルのローレベルが後サイクルのローレベルよりも
低い場合の波形を表わす。この図からわかるよう
にビツト線のローレベルが前、後のサイクルで同
じ場合に比べ、前サイクルのローレベルが後サイ
クルより高い場合はビツト線の交点は速い方へ移
動し、前サイクルのローレベルが後サイクルより
低い場合はビツト線の交点は遅い方へ移動する。
このようにビツト線読出し電位のローレベルがば
らつくことによつてビツト線の交点の位置にばら
つきが生じ、これはアクセスタイムのバラツキの
原因となる。ハイレベルのばらつきに対しても同
様のことが言える。以上のように従来の構成では
メモリセルのトランスフアゲートやドライバ
FETの特性のばらつきによつてビツト線レベル
にばらつきが生じアクセスタイムがばらつくとい
う問題点があつた。
線のローレベルにばらつきがあつた場合のビツト
線レベルの時間変化を示しており、連続する２つ
の読出しサイクルで互いに逆のデータを読出した
場合を示している。図中Ａは前サイクルのローレ
ベルが後サイクルのローレベルと同じ場合の波
形、Ｂは前サイクルのローレベルが後サイクルの
ローレベルよりも高い場合の波形、Ｃは前サイク
ルのローレベルが後サイクルのローレベルよりも
低い場合の波形を表わす。この図からわかるよう
にビツト線のローレベルが前、後のサイクルで同
じ場合に比べ、前サイクルのローレベルが後サイ
クルより高い場合はビツト線の交点は速い方へ移
動し、前サイクルのローレベルが後サイクルより
低い場合はビツト線の交点は遅い方へ移動する。
このようにビツト線読出し電位のローレベルがば
らつくことによつてビツト線の交点の位置にばら
つきが生じ、これはアクセスタイムのバラツキの
原因となる。ハイレベルのばらつきに対しても同
様のことが言える。以上のように従来の構成では
メモリセルのトランスフアゲートやドライバ
FETの特性のばらつきによつてビツト線レベル
にばらつきが生じアクセスタイムがばらつくとい
う問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、メモリセル間でのアクセスタ
イムのばらつきを低減することができる半導体メ
モリ装置を得ることを目的とする。
になされたもので、メモリセル間でのアクセスタ
イムのばらつきを低減することができる半導体メ
モリ装置を得ることを目的とする。
この発明に係る半導体メモリ装置は、ノーマリ
オフ型MESFETを有しそのしきい値電圧によつ
て電源電圧をクランプするクランプ回路を設け、
読出し時、該クランプ電圧をローレベル読出し電
位としてビツト線に印加するようにしたものであ
る。
オフ型MESFETを有しそのしきい値電圧によつ
て電源電圧をクランプするクランプ回路を設け、
読出し時、該クランプ電圧をローレベル読出し電
位としてビツト線に印加するようにしたものであ
る。
この発明においてはノーマリオフ型MESFET
のしきい値によつて電源電圧をクランプしこのク
ランプ電圧をローレベル読出し電位としてビツト
線に印加するようにしたから、ビツト線のローレ
ベルをメモリセルを構成する素子の特性のばらつ
きにかかわらず一定に保つことができ、これによ
りメモリセル間でのアクセスタイムのばらつきを
低減することができる。
のしきい値によつて電源電圧をクランプしこのク
ランプ電圧をローレベル読出し電位としてビツト
線に印加するようにしたから、ビツト線のローレ
ベルをメモリセルを構成する素子の特性のばらつ
きにかかわらず一定に保つことができ、これによ
りメモリセル間でのアクセスタイムのばらつきを
低減することができる。
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による半導体メモ
リ装置のメモリセル及びワード線、ビツト線の構
成を示す回路図であり、該回路は半絶縁性ガリウ
ム砒素半導体基板上に形成されている。第１図に
おいて、メモリセル１及びワード線、ビツト線の
構成は第２図と全く同様であり、２０はノーマリ
オフ型MESFET１２、シヨツトキダイオード１
３及びノーマリオフ型MESFET１４から構成さ
れた第１のビツト線クランプ回路で、ノーマリオ
フ型MESFET１２はドレインが電源ノードＮ１
１に、ソースがノードＮ１２に接続され、シヨツ
トキダイオード１３はアノードがノードＮ１２
に、カソードが接地電位に接続され、ノーマリオ
フ型MESFET１４はゲート及びドレインがノー
ドＮ１２に、ソースがビツト線ノードＮ５に接続
されている。また、３０はノーマリオフ型
MESFET１５、シヨツトキダイオード１６及び
ノーマリオフ型MESFET１７から構成された第
２のビツト線クランプ回路で、ノーマリオフ型
MESFET１５はドレインが電源ノードＮ１１に、
ソースがノードＮ１３に接続され、シヨツトキダ
イオード１６はアノードがノードＮ１３に、カソ
ードが接地電位に接続され、ノーマリオフ型
MESFET１７はゲート及びドレインがノードＮ
１３に、ソースがビツト線ノードＮ６に接続され
ている。また、ノーマリオフ型MESFET１２及
び１５のゲートＮ１４には書き込み読出し制御信
号が入力される。
リ装置のメモリセル及びワード線、ビツト線の構
成を示す回路図であり、該回路は半絶縁性ガリウ
ム砒素半導体基板上に形成されている。第１図に
おいて、メモリセル１及びワード線、ビツト線の
構成は第２図と全く同様であり、２０はノーマリ
オフ型MESFET１２、シヨツトキダイオード１
３及びノーマリオフ型MESFET１４から構成さ
れた第１のビツト線クランプ回路で、ノーマリオ
フ型MESFET１２はドレインが電源ノードＮ１
１に、ソースがノードＮ１２に接続され、シヨツ
トキダイオード１３はアノードがノードＮ１２
に、カソードが接地電位に接続され、ノーマリオ
フ型MESFET１４はゲート及びドレインがノー
ドＮ１２に、ソースがビツト線ノードＮ５に接続
されている。また、３０はノーマリオフ型
MESFET１５、シヨツトキダイオード１６及び
ノーマリオフ型MESFET１７から構成された第
２のビツト線クランプ回路で、ノーマリオフ型
MESFET１５はドレインが電源ノードＮ１１に、
ソースがノードＮ１３に接続され、シヨツトキダ
イオード１６はアノードがノードＮ１３に、カソ
ードが接地電位に接続され、ノーマリオフ型
MESFET１７はゲート及びドレインがノードＮ
１３に、ソースがビツト線ノードＮ６に接続され
ている。また、ノーマリオフ型MESFET１２及
び１５のゲートＮ１４には書き込み読出し制御信
号が入力される。
次に第１図に基づいて本実施例回路の動作を説
明する。
明する。
ここでも従来回路と同様、メモリセル１は、ハ
イレベル0.6V、ローレベル0Vのワード線Ｎ４と
ビツト線セレクト信号線Ｎ１０とが共にハイレベ
ルとなることにより選択される。ノードＮ１，Ｎ
７及びＮ１１の電源電圧は全て1.0Vとする。
イレベル0.6V、ローレベル0Vのワード線Ｎ４と
ビツト線セレクト信号線Ｎ１０とが共にハイレベ
ルとなることにより選択される。ノードＮ１，Ｎ
７及びＮ１１の電源電圧は全て1.0Vとする。
まず、ビツト線クランプ回路の動作を説明す
る。ノードＮ１４の書き込み読出し制御信号は、
読出し時にはハイレベル（1.0V、これは前段が
電源電圧1.0VのＥ／Ｄインバータであれば自然
に実現される。）、書き込み時にはローレベル
（0V）となる。ここで、シヨツトキダイオード１
３及び１６のシヨツトキバリア高さを通常の
0.6Vとし、ノーマリオフ型MESFET１４及び１
７はしきい値電圧を0.3Vとする。
る。ノードＮ１４の書き込み読出し制御信号は、
読出し時にはハイレベル（1.0V、これは前段が
電源電圧1.0VのＥ／Ｄインバータであれば自然
に実現される。）、書き込み時にはローレベル
（0V）となる。ここで、シヨツトキダイオード１
３及び１６のシヨツトキバリア高さを通常の
0.6Vとし、ノーマリオフ型MESFET１４及び１
７はしきい値電圧を0.3Vとする。
読出し時、すなわちノードＮ１４の書き込み読
出し制御信号がハイレベル（1.0V）のとき、ノ
ーマリオフ型MESFET１２及び１５は導通状態
となりノードＮ１２及びＮ１３はそれぞれシヨツ
トキダイオード１３及び１６によつて共に0.6V
にクランプされる。このときビツト線ノードＮ５
及びＮ６は、それぞれノードＮ１２及びＮ１３の
電位0.6Vからノーマリオフ型MESFET１４及び
１７のしきい値電圧である0.3Vを引いた値、す
なわち0.3Vよりも低くなることはできない。な
ぜなら、0.3Vよりも低くなるとノーマリオフ型
MESFET１４及び１７が導通してビツト線電位
が0.3Vまで引き上げられるからである。一方書
き込み時、すなわちノードＮ１４の書き込み読出
し制御信号がローレベル（0V）のとき、ノーマ
リオフ型MESFET１２及び１５は非導通状態と
なりノードＮ１２及びＮ１３はフローテイング状
態となる。このとき、ノードＮ１２及びＮ１３は
ビツト線ノードＮ５及びＮ６には全く影響を及ぼ
さない。従つて、書き込み時はビツト線クランプ
回路が無い状態と同じになる。
出し制御信号がハイレベル（1.0V）のとき、ノ
ーマリオフ型MESFET１２及び１５は導通状態
となりノードＮ１２及びＮ１３はそれぞれシヨツ
トキダイオード１３及び１６によつて共に0.6V
にクランプされる。このときビツト線ノードＮ５
及びＮ６は、それぞれノードＮ１２及びＮ１３の
電位0.6Vからノーマリオフ型MESFET１４及び
１７のしきい値電圧である0.3Vを引いた値、す
なわち0.3Vよりも低くなることはできない。な
ぜなら、0.3Vよりも低くなるとノーマリオフ型
MESFET１４及び１７が導通してビツト線電位
が0.3Vまで引き上げられるからである。一方書
き込み時、すなわちノードＮ１４の書き込み読出
し制御信号がローレベル（0V）のとき、ノーマ
リオフ型MESFET１２及び１５は非導通状態と
なりノードＮ１２及びＮ１３はフローテイング状
態となる。このとき、ノードＮ１２及びＮ１３は
ビツト線ノードＮ５及びＮ６には全く影響を及ぼ
さない。従つて、書き込み時はビツト線クランプ
回路が無い状態と同じになる。
次に、メモリ回路の読出し動作について説明す
る。ワード線Ｎ４及びビツト線セレクト信号線Ｎ
１０が共にローレベルのとき、トランスフアゲー
ト６，７及び１０，１１は全て非導通状態とな
り、ストレージノードＮ２及びＮ３はビツト線Ｎ
５及びＮ６からそれぞれ遮断される。メモリセル
はフリツプフロツプ回路で構成されているため、
このときストレージノードＮ２とＮ３には従来例
と同様に一対のデータが蓄えられる。仮にノード
Ｎ２にハイレベル、ノードＮ３にローレベルが蓄
えられているとする。このときドライバFET４
は非導通状態、５は導通状態である。
る。ワード線Ｎ４及びビツト線セレクト信号線Ｎ
１０が共にローレベルのとき、トランスフアゲー
ト６，７及び１０，１１は全て非導通状態とな
り、ストレージノードＮ２及びＮ３はビツト線Ｎ
５及びＮ６からそれぞれ遮断される。メモリセル
はフリツプフロツプ回路で構成されているため、
このときストレージノードＮ２とＮ３には従来例
と同様に一対のデータが蓄えられる。仮にノード
Ｎ２にハイレベル、ノードＮ３にローレベルが蓄
えられているとする。このときドライバFET４
は非導通状態、５は導通状態である。
次にワード線Ｎ４がハイレベル（0.6V）にな
ると、トランスフアゲート６と７が導通状態とな
りノードＮ２及びノードＮ３の電位がノードＮ５
及びノードＮ６に読出される。このとき、ハイ側
のビツト線Ｎ５の電位はドライバFET４が非導
通状態となつているため、ビツト線負荷８とトラ
ンスフアゲート６及びドライバFET５のゲート、
ソース間のシヨツトキダイオードとの電位分割で
決まり、0.7Vとなる。この場合上記第１のビツ
ト線クランプ回路２０はこのハイレベルの値には
影響を与えない。一方ロー側のビツト線Ｎ６に
は、ドライバFET５が導通状態となつているた
め、ビツト線負荷９とトランスフアゲート７及び
ドライバFET５との電位分割で決まる値である
0.2Vが読出されようとするが、上記第２のビツ
ト線クランプ回路３０により0.3Vに引き上げら
れ、0.3Vで一定となる。すなわち、ワード線Ｎ
４が立上がることによりメモリセル１からビツト
線Ｎ５，Ｎ６にハイレベル0.7V、ローレベル
0.3Vのデータが読出され、このローレベルはメ
モリセルの特性のばらつきによらず、0.3V一定
となる。
ると、トランスフアゲート６と７が導通状態とな
りノードＮ２及びノードＮ３の電位がノードＮ５
及びノードＮ６に読出される。このとき、ハイ側
のビツト線Ｎ５の電位はドライバFET４が非導
通状態となつているため、ビツト線負荷８とトラ
ンスフアゲート６及びドライバFET５のゲート、
ソース間のシヨツトキダイオードとの電位分割で
決まり、0.7Vとなる。この場合上記第１のビツ
ト線クランプ回路２０はこのハイレベルの値には
影響を与えない。一方ロー側のビツト線Ｎ６に
は、ドライバFET５が導通状態となつているた
め、ビツト線負荷９とトランスフアゲート７及び
ドライバFET５との電位分割で決まる値である
0.2Vが読出されようとするが、上記第２のビツ
ト線クランプ回路３０により0.3Vに引き上げら
れ、0.3Vで一定となる。すなわち、ワード線Ｎ
４が立上がることによりメモリセル１からビツト
線Ｎ５，Ｎ６にハイレベル0.7V、ローレベル
0.3Vのデータが読出され、このローレベルはメ
モリセルの特性のばらつきによらず、0.3V一定
となる。
次にビツト線セレクト信号線Ｎ１０がハイレベ
ル（0.6V）になるとトランスフアゲート１０及
び１１が導通状態となりビツト線Ｎ５及びＮ６の
データがそれぞれＩ／Ｏ線Ｎ８及びＮ９に読出さ
れる。このとき、ハイ側のＩ／Ｏ線Ｎ８の電位
は、ビツト線セレクト信号線レベル（0.6V）か
らトランスフアゲート１０のしきい値電圧Vth10
（0.1V）を引いた値0.6−0.1＝0.5Vまでしか上が
らない。なぜならば、Ｉ／Ｏ線Ｎ８の電位が
0.5V以上になるとトランスフアゲート１０が非
導通状態となるからである。一方ロー側のＩ／Ｏ
線Ｎ９の電位はビツト線Ｎ６の電位がそのまま伝
えられ0.3Vとなる。
ル（0.6V）になるとトランスフアゲート１０及
び１１が導通状態となりビツト線Ｎ５及びＮ６の
データがそれぞれＩ／Ｏ線Ｎ８及びＮ９に読出さ
れる。このとき、ハイ側のＩ／Ｏ線Ｎ８の電位
は、ビツト線セレクト信号線レベル（0.6V）か
らトランスフアゲート１０のしきい値電圧Vth10
（0.1V）を引いた値0.6−0.1＝0.5Vまでしか上が
らない。なぜならば、Ｉ／Ｏ線Ｎ８の電位が
0.5V以上になるとトランスフアゲート１０が非
導通状態となるからである。一方ロー側のＩ／Ｏ
線Ｎ９の電位はビツト線Ｎ６の電位がそのまま伝
えられ0.3Vとなる。
以上より、読出し時にはワード線Ｎ４及びビツ
ト線セレクト信号線Ｎ１０の両方がハイレベルと
なることによりメモリセル１が選択され、ビツト
線Ｎ５，Ｎ６にはハイレベル0.7V、ローレベル
0.3Vのデータが読出され、さらにＩ／Ｏ線Ｎ８，
Ｎ９にはハイレベル0.5V、ローレベル0.3Vのデ
ータが読出される事がわかる。また、ローレベル
の0.3Vはメモリセルによるばらつきがなく、極
めて均一性が良い。従来回路と同様にワード線Ｎ
４及びビツト線セレクト信号線Ｎ１０のどちらか
一方がローレベルならば、メモリセル１のデータ
はＩ／Ｏ線には読出されない。また、Ｉ／Ｏ線に
読出されたデータは、センスアツプ及びデータ出
力回路を経てメモリ外部へ出力される。一方メモ
リセルへの書き込み動作については、上述したよ
うに第１、第２のビツト線クランプ回路２０，３
０は書き込み時には全く書き込み動作に影響を及
ぼさない。従つて、書き込み動作は上述の従来回
路の場合と全く同様である。
ト線セレクト信号線Ｎ１０の両方がハイレベルと
なることによりメモリセル１が選択され、ビツト
線Ｎ５，Ｎ６にはハイレベル0.7V、ローレベル
0.3Vのデータが読出され、さらにＩ／Ｏ線Ｎ８，
Ｎ９にはハイレベル0.5V、ローレベル0.3Vのデ
ータが読出される事がわかる。また、ローレベル
の0.3Vはメモリセルによるばらつきがなく、極
めて均一性が良い。従来回路と同様にワード線Ｎ
４及びビツト線セレクト信号線Ｎ１０のどちらか
一方がローレベルならば、メモリセル１のデータ
はＩ／Ｏ線には読出されない。また、Ｉ／Ｏ線に
読出されたデータは、センスアツプ及びデータ出
力回路を経てメモリ外部へ出力される。一方メモ
リセルへの書き込み動作については、上述したよ
うに第１、第２のビツト線クランプ回路２０，３
０は書き込み時には全く書き込み動作に影響を及
ぼさない。従つて、書き込み動作は上述の従来回
路の場合と全く同様である。
このように本実施例によればノーマリオフ型
MESFET１４，１７を有しそのしきい値電圧
0.3Vを用いてビツト線Ｎ５，Ｎ６の読み出しロ
ーレベルを0.3Vに固定する第１、第２のビツト
線クランプ回路２０，３０を設けたので、ワード
線Ｎ４が立上ることによりロー側のビツト線Ｎ５
あるいはＮ６に読み出されるローレベルを常に
0.3Vとでき、これによりアクセスタイムのばら
つきを抑えることができる。
MESFET１４，１７を有しそのしきい値電圧
0.3Vを用いてビツト線Ｎ５，Ｎ６の読み出しロ
ーレベルを0.3Vに固定する第１、第２のビツト
線クランプ回路２０，３０を設けたので、ワード
線Ｎ４が立上ることによりロー側のビツト線Ｎ５
あるいはＮ６に読み出されるローレベルを常に
0.3Vとでき、これによりアクセスタイムのばら
つきを抑えることができる。
なお、上記実施例ではノーマリオフ型
MESFET１４及び１７のしきい値電圧が0.3Vの
場合を示したが、必要に応じてこのしきい値電圧
を変化させることによつてビツト線の読出しロー
レベルを任意に調節してもよい。
MESFET１４及び１７のしきい値電圧が0.3Vの
場合を示したが、必要に応じてこのしきい値電圧
を変化させることによつてビツト線の読出しロー
レベルを任意に調節してもよい。
以上のように、この発明によればノーマリオフ
型MESFETのしきい値電圧を用いて電源電圧を
クランプし、該クランプ電圧をローレベル読出し
電位としてビツト線に印加するようにしたので、
ビツト線の読み出しローレベルを個々のメモリセ
ルの素子特性のばらつきによらず一定に保つこと
ができ、これによりメモリセル間でのアクセスタ
イムのばらつきの小さい半導体メモリ装置を得る
ことができる。
型MESFETのしきい値電圧を用いて電源電圧を
クランプし、該クランプ電圧をローレベル読出し
電位としてビツト線に印加するようにしたので、
ビツト線の読み出しローレベルを個々のメモリセ
ルの素子特性のばらつきによらず一定に保つこと
ができ、これによりメモリセル間でのアクセスタ
イムのばらつきの小さい半導体メモリ装置を得る
ことができる。
第１図はこの発明の一実施例による半導体メモ
リ装置のメモリセル及びワード線、ビツト線の構
成を示す回路図、第２図は従来の半導体メモリ装
置のメモリセル及びワード線、ビツト線の構成を
示す回路図、第３図はビツト線の読出しのローレ
ベルがばらついた場合のビツト線の読出しレベル
の時間変化を示す図である。 図中、１はメモリセル、２，３はノーマリオン
型MESFET、４〜７，１０〜１２，１４，１５，
１７はノーマリオフ型MESFET、８，９は抵抗
性の負荷素子、１３，１６はシヨツトキダイオー
ド、Ｎ１〜Ｎ１４は各ノード、２０，３０は第
１、第２のビツト線クランプ回路、Ａはローレベ
ルが前サイクルと後サイクルとで同じ場合のビツ
ト線レベル波形、Ｂは前サイクルの方が後サイク
ルよりもそのローレベルが高い場合のビツト線レ
ベル波形、Ｃは前サイクルの方が後サイクルより
もそのローレベルが低い場合のビツト線レベル波
形である。なお図中同一符号は同一又は相当部分
を示す。
リ装置のメモリセル及びワード線、ビツト線の構
成を示す回路図、第２図は従来の半導体メモリ装
置のメモリセル及びワード線、ビツト線の構成を
示す回路図、第３図はビツト線の読出しのローレ
ベルがばらついた場合のビツト線の読出しレベル
の時間変化を示す図である。 図中、１はメモリセル、２，３はノーマリオン
型MESFET、４〜７，１０〜１２，１４，１５，
１７はノーマリオフ型MESFET、８，９は抵抗
性の負荷素子、１３，１６はシヨツトキダイオー
ド、Ｎ１〜Ｎ１４は各ノード、２０，３０は第
１、第２のビツト線クランプ回路、Ａはローレベ
ルが前サイクルと後サイクルとで同じ場合のビツ
ト線レベル波形、Ｂは前サイクルの方が後サイク
ルよりもそのローレベルが高い場合のビツト線レ
ベル波形、Ｃは前サイクルの方が後サイクルより
もそのローレベルが低い場合のビツト線レベル波
形である。なお図中同一符号は同一又は相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性基板上に形成されたスタテイツク型
の半導体メモリ装置において、 ノーマリオフ型MESFETを有しそのしきい値
電圧によつて電源電圧をクランプするクランプ回
路を備え、 読出し時、該クランプ電圧をローレベル読出し
電位としてビツト線に印加するようにしたことを
特徴とする半導体メモリ装置。 ２ 上記クランプ回路は、 ドレインが電源に接続され、ゲートにその導
通、非導通を制御する信号を受ける第１のノーマ
リオフ型MESFETと、 カソードが設置され、アノードが上記第１の
MESFETのソースに接続されたシヨツトキダイ
オードと、 ゲート及びドレインが該シヨツトキダイオード
のアノードに接続され、ソースがビツト線に接続
された第２のノーマリオフ型MESFETとからな
るものであることを特徴とする特許請求の範囲第
１項記載の半導体メモリ装置。 ３ 上記第１のノーマリオフ型MESFETのゲー
トには、データの書き込み時に上記第１のノーマ
リオフ型MESFETを非導通状態とする制御信号
が入力されることを特徴とする特許請求の範囲第
２項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120274A JPS63285796A (ja) | 1987-05-19 | 1987-05-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120274A JPS63285796A (ja) | 1987-05-19 | 1987-05-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285796A JPS63285796A (ja) | 1988-11-22 |
| JPH0459719B2 true JPH0459719B2 (ja) | 1992-09-24 |
Family
ID=14782175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120274A Granted JPS63285796A (ja) | 1987-05-19 | 1987-05-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285796A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5325331A (en) * | 1991-04-04 | 1994-06-28 | Micron Technology, Inc. | Improved device for sensing information store in a dynamic memory |
| KR100498589B1 (ko) * | 1997-12-30 | 2005-09-12 | 주식회사 하이닉스반도체 | 클램프 회로 |
-
1987
- 1987-05-19 JP JP62120274A patent/JPS63285796A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285796A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| EXPY | Cancellation because of completion of term |