JPH04337648A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH04337648A JPH04337648A JP11003591A JP11003591A JPH04337648A JP H04337648 A JPH04337648 A JP H04337648A JP 11003591 A JP11003591 A JP 11003591A JP 11003591 A JP11003591 A JP 11003591A JP H04337648 A JPH04337648 A JP H04337648A
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- Japan
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- electrode
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims 3
- 230000005669 field effect Effects 0.000 claims 3
- 238000005259 measurement Methods 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000002950 deficient Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に関し、特に
、接地電極を半導体基板に貫通するバイアホールを用い
て半導体基板の裏面に形成した半導体素子の構造に関す
る。
、接地電極を半導体基板に貫通するバイアホールを用い
て半導体基板の裏面に形成した半導体素子の構造に関す
る。
【０００２】
【従来の技術】ＦＥＴ素子の直流バイアスは、その素子
のバラツキに起因する直流動作点のバラツキを抑える為
に、その動作点を負帰還回路により自動的に補正する図
３の様なセルフバイアス回路を採用することが多い。図
３の例は、ＦＥＴ素子３１のドレインに負荷を介して正
電源を接続しゲート電極がゲート抵抗３３を介して接地
され、ソース電極がソース抵抗３２及び信号バイパス用
コンデンサ３４を介して接地されている。ＦＥＴ素子３
１がｎチャネルデプレッション形の場合ゲート電極がソ
ース電極に対し相対的に負電位になっている。そして、
ゲート抵抗３３とソース抵抗３２は、モノリシック構成
の半導体素子では同一の半導体チップに形成されており
、この時チップ面積を小さくする様に１つのバイアホー
ル表面電極３５，バイアホール３７を介して接地されて
いた。
のバラツキに起因する直流動作点のバラツキを抑える為
に、その動作点を負帰還回路により自動的に補正する図
３の様なセルフバイアス回路を採用することが多い。図
３の例は、ＦＥＴ素子３１のドレインに負荷を介して正
電源を接続しゲート電極がゲート抵抗３３を介して接地
され、ソース電極がソース抵抗３２及び信号バイパス用
コンデンサ３４を介して接地されている。ＦＥＴ素子３
１がｎチャネルデプレッション形の場合ゲート電極がソ
ース電極に対し相対的に負電位になっている。そして、
ゲート抵抗３３とソース抵抗３２は、モノリシック構成
の半導体素子では同一の半導体チップに形成されており
、この時チップ面積を小さくする様に１つのバイアホー
ル表面電極３５，バイアホール３７を介して接地されて
いた。
【０００３】
【発明が解決しようとする課題】一方、半導体素子を製
造する場合、ウェハー上にＦＥＴ素子３１や抵抗３２，
３３等の回路素子を作成した後に回路全体が正しく出来
ているかの電気的検査を行う。バイアホール３７を採用
している製品では、通常、バイアホール３７はウェハー
裏面から穴を明けるため、表面に回路素子を製造した直
後でバイアホール３７を形成する以前に、ＦＥＴ素子３
１のピンチオフ電圧Ｖｔを測定する事によってＦＥＴ素
子３１の電気的検査を行っている。
造する場合、ウェハー上にＦＥＴ素子３１や抵抗３２，
３３等の回路素子を作成した後に回路全体が正しく出来
ているかの電気的検査を行う。バイアホール３７を採用
している製品では、通常、バイアホール３７はウェハー
裏面から穴を明けるため、表面に回路素子を製造した直
後でバイアホール３７を形成する以前に、ＦＥＴ素子３
１のピンチオフ電圧Ｖｔを測定する事によってＦＥＴ素
子３１の電気的検査を行っている。
【０００４】ピンチオフ電圧Ｖｔの測定は、通常ＦＥＴ
素子３１のドレイン電極に正の電源を接続し、ソース電
極を接地して、ドレイン−ソース間に流れるドレイン電
流を監視しながらゲート電極に印加する負電源より負電
圧を変化させてドレイン電流が流れなくなる時の負電圧
の値を測定している。
素子３１のドレイン電極に正の電源を接続し、ソース電
極を接地して、ドレイン−ソース間に流れるドレイン電
流を監視しながらゲート電極に印加する負電源より負電
圧を変化させてドレイン電流が流れなくなる時の負電圧
の値を測定している。
【０００５】しかしながら、かかる従来の構成ではゲー
ト抵抗３３とソース抵抗３２とを１つのバイアホール３
７に接続しているので、ピンチオフ電圧Ｖｔ測定時には
、ソース電極に対して負電位の電圧を、ソース電圧と独
立してゲート電極印加する事が出来ない為、ピンチオフ
電圧を測定することが出来ないという問題があった。
ト抵抗３３とソース抵抗３２とを１つのバイアホール３
７に接続しているので、ピンチオフ電圧Ｖｔ測定時には
、ソース電極に対して負電位の電圧を、ソース電圧と独
立してゲート電極印加する事が出来ない為、ピンチオフ
電圧を測定することが出来ないという問題があった。
【０００６】
【課題を解決するための手段】本発明によれば、半導体
基板の表面にＦＥＴ素子とこのＦＥＴ素子のソースに一
端が接続されたソース抵抗とゲートに一端が接続された
ゲート抵抗と、半導体基板の裏面に形成された共通電極
と、ソース抵抗の他端を共通電極に第１の表面電極を介
して電気的に接続する半導体基板を貫通する第１のバイ
アホールと、この第１のバイアホールとは別に形成され
た第２の表面電極を介してゲート抵抗の他端を共通電極
に電気的に接続する半導体基板を貫通する第２のバイア
ホールとを有する半導体素子を得る。
基板の表面にＦＥＴ素子とこのＦＥＴ素子のソースに一
端が接続されたソース抵抗とゲートに一端が接続された
ゲート抵抗と、半導体基板の裏面に形成された共通電極
と、ソース抵抗の他端を共通電極に第１の表面電極を介
して電気的に接続する半導体基板を貫通する第１のバイ
アホールと、この第１のバイアホールとは別に形成され
た第２の表面電極を介してゲート抵抗の他端を共通電極
に電気的に接続する半導体基板を貫通する第２のバイア
ホールとを有する半導体素子を得る。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１（ａ）は本発明の一実施例の模式図で
ある。ＦＥＴ１，セルフバイアス用ソース抵抗２，ゲー
ト抵抗３，高周波信号バイパス用キャパシタ４から成る
セルフバイアス方式による回路において、ＦＥＴ１のソ
ース電極に接続されたソース抵抗２とキャパシタ４の対
向電極が、半導体基板の表面に形成されたバイアホール
表面電極６に接続され、バイアホール８によって裏面の
接地電極へ導びかれている。またＦＥＴ１のゲート電極
はゲート抵抗３が別のバイアホール表面電極５に接続さ
れ、バイアホール７を通って裏面の接地電極へ導かれて
いる。
ある。ＦＥＴ１，セルフバイアス用ソース抵抗２，ゲー
ト抵抗３，高周波信号バイパス用キャパシタ４から成る
セルフバイアス方式による回路において、ＦＥＴ１のソ
ース電極に接続されたソース抵抗２とキャパシタ４の対
向電極が、半導体基板の表面に形成されたバイアホール
表面電極６に接続され、バイアホール８によって裏面の
接地電極へ導びかれている。またＦＥＴ１のゲート電極
はゲート抵抗３が別のバイアホール表面電極５に接続さ
れ、バイアホール７を通って裏面の接地電極へ導かれて
いる。
【０００９】本実施例のＦＥＴ１のピンチオフ電圧Ｖｔ
の測定は、半導体基板の表面にＦＥＴ１，ソース抵抗２
，ゲート抵抗３，キャパシタ４およびバイアホール表面
電極５，６を形成した後、バイアホール７，８を裏面よ
り形成する前に行う。その測定回路を図１（ｂ）に示す
。バイアホール７，８を形成する前に電圧計１１をバイ
アホール表面電極５，６間に接続し、可変電圧電源１２
を電圧計１１に並列に接続し、電流計１３と定電圧電源
１４とをＦＥＴ１のドレインとバイアホール表面電極６
間に直列に接続する。可変電圧電源１２を変化させなが
ら、電流計１３で電流が零になる電圧を求める事により
、ＦＥＴ１のピンチオフ電圧Ｖｔの測定を可能ならしめ
る。
の測定は、半導体基板の表面にＦＥＴ１，ソース抵抗２
，ゲート抵抗３，キャパシタ４およびバイアホール表面
電極５，６を形成した後、バイアホール７，８を裏面よ
り形成する前に行う。その測定回路を図１（ｂ）に示す
。バイアホール７，８を形成する前に電圧計１１をバイ
アホール表面電極５，６間に接続し、可変電圧電源１２
を電圧計１１に並列に接続し、電流計１３と定電圧電源
１４とをＦＥＴ１のドレインとバイアホール表面電極６
間に直列に接続する。可変電圧電源１２を変化させなが
ら、電流計１３で電流が零になる電圧を求める事により
、ＦＥＴ１のピンチオフ電圧Ｖｔの測定を可能ならしめ
る。
【００１０】この測定はゲート抵抗３へ接続されるバイ
アホール表面電極５とソース抵抗２に接続されるバイア
ホール表面電極６とを別々に設ける事により初めて可能
となる。
アホール表面電極５とソース抵抗２に接続されるバイア
ホール表面電極６とを別々に設ける事により初めて可能
となる。
【００１１】図２に本発明の他の実施例を示す。この場
合は、ＦＥＴ１のソースとソース抵抗２との接続点にチ
ェック用電極９を設け、図１（ｂ）でバイアホール表面
電極６に接続していた電圧計１１，可変電圧電源１２，
定電圧電源１４をこのチェック用電極９に接続できるよ
うにしたものである。この他の実施例も第１の実施例と
同様に、単一の半導体基板上に形成したセルフバイアス
回路に用いられているＦＥＴのピンチオフ電圧Ｖｔの測
定が可能である事は容易に理解出来る。
合は、ＦＥＴ１のソースとソース抵抗２との接続点にチ
ェック用電極９を設け、図１（ｂ）でバイアホール表面
電極６に接続していた電圧計１１，可変電圧電源１２，
定電圧電源１４をこのチェック用電極９に接続できるよ
うにしたものである。この他の実施例も第１の実施例と
同様に、単一の半導体基板上に形成したセルフバイアス
回路に用いられているＦＥＴのピンチオフ電圧Ｖｔの測
定が可能である事は容易に理解出来る。
【００１２】
【発明の効果】以上述べた様に本発明は、半導体基板の
表面に形成した回路素子の接地電位を半導体基板に形成
したバイアホールを用いて半導体基板の裏面の接地電極
に接続した半導体素子において、ゲート抵抗が接続され
るバイアホール表面電極と、ソース抵抗が接続されるバ
イアホール表面電極を別々に設ける様にしたので、表面
製造プロセス直後にＦＥＴのピンチオフ電圧Ｖｔを測定
する事が可能となった。これは、具体的には、不良品を
後工程へ送らないで済む事による、製品原価のコストダ
ウン及び市場信頼度の向上に効果がある。
表面に形成した回路素子の接地電位を半導体基板に形成
したバイアホールを用いて半導体基板の裏面の接地電極
に接続した半導体素子において、ゲート抵抗が接続され
るバイアホール表面電極と、ソース抵抗が接続されるバ
イアホール表面電極を別々に設ける様にしたので、表面
製造プロセス直後にＦＥＴのピンチオフ電圧Ｖｔを測定
する事が可能となった。これは、具体的には、不良品を
後工程へ送らないで済む事による、製品原価のコストダ
ウン及び市場信頼度の向上に効果がある。
【図１】図１（ａ）は本発明の一実施例を示す回路図、
図１（ｂ）は本発明の一実施例を用いたピンチオフ電圧
測定の回路図
図１（ｂ）は本発明の一実施例を用いたピンチオフ電圧
測定の回路図
【図２】本発明の他の実施例を示す回路図
【図３】従来
の半導体素子の回路図
の半導体素子の回路図
１，３１ ＦＥＴ素子
２，３２ バイアス用ソース抵抗３，３３
バイアス用ゲート抵抗４，３４ ソースバイパ
スコンデンサ５〜６，３５ バイアホール表面電
極７〜８，３７ バイアホール ９ チェック用電極 １１ 電圧計 １２ 可変電圧電源 １３ 電流計 １４ 定電圧電源
バイアス用ゲート抵抗４，３４ ソースバイパ
スコンデンサ５〜６，３５ バイアホール表面電
極７〜８，３７ バイアホール ９ チェック用電極 １１ 電圧計 １２ 可変電圧電源 １３ 電流計 １４ 定電圧電源
Claims (1)
- 【請求項１】 半導体基板上に形成された電界効果ト
ランジスタと、該電界効果トランジスタのソース電極に
一端が接続された第１の抵抗と、該電界効果トランジス
タのゲート電極に一端が接続された第２の抵抗と、前記
半導体基板の裏面に形成された接地導体と、前記第１の
抵抗の他端に接続された第１の表面電極と、前記第２の
抵抗の他端に接続された第２の表面電極と、前記第１の
表面電極を前記接地導体に接続する第１のバイアホール
と、前記第２の表面電極を前記接地導体に接続する第２
のバイアホールとを有することを特徴とする半導体素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11003591A JPH04337648A (ja) | 1991-05-15 | 1991-05-15 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11003591A JPH04337648A (ja) | 1991-05-15 | 1991-05-15 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337648A true JPH04337648A (ja) | 1992-11-25 |
Family
ID=14525462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11003591A Pending JPH04337648A (ja) | 1991-05-15 | 1991-05-15 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337648A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335542A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
-
1991
- 1991-05-15 JP JP11003591A patent/JPH04337648A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335542A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |