KR100301794B1 - 트랜지스터의 소스/드레인간 저항 측정용 테스트 패턴 - Google Patents

트랜지스터의 소스/드레인간 저항 측정용 테스트 패턴 Download PDF

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Abstract

본 발명은 트랜지스터의 소스/드레인(source/drain)간 저항 측정용 테스트 패턴에 관한 것이다.
즉, 본 발명은 트랜지스터의 소스/드레인간 저항을 측정하는 테스트 패턴에 있어서, 필드 산화막(60)에 의해 서로 다른 선폭으로 한정되는 다수의 확산 영역(diffusion region)(10)과; 확산 영역(10)의 면적의 일부와 길이 방향으로 접촉하는, 확산 영역(10) 상부에 형성된 게이트 전극(20)과; 게이트 전극(20)에 연결되어 문턱 전압(threshold voltage)이 발생되는 제 1 금속 패드(30)와; 각각의 확산 영역(10) 종단에 각기 형성되어 소정 전압이 발생되는 제 2 금속 패드(40),(42)로 이루어진다. 따라서, 본 발명은 테스트 패턴의 사용으로 선폭에 따른 소스/드레인의 저항 측정이 용이하여 반도체 공정 수율을 높이는 효과가 있다.

Description

트랜지스터의 소스/드레인간 저항 측정용 테스트 패턴{TEST PATTERN FOR CALIBRATING A RESISTANCE IN A TRANSISTOR}
본 발명은 테스트 패턴(test pattern)에 관한 것으로, 특히, 트랜지스터의 소스/드레인(source/drain)간 저항을 측정할 수 있는 테스트 패턴에 관한 것이다.
트랜지스터는 웰(well), 게이트(gate), 소스, 드레인으로 이루어지는데, 소스/드레인의 일부는 필드 산화막(field oxide)에 닿아 있고, 소스/드레인의 나머지 부분은 게이트 전극에 의해 한정되어 있다.
한편, 최근 반도체 설계의 고집적화 추세에 부응하여 트랜지스터의 크기 축소가 요구되어지고 있으며, 이러한 트랜지스터의 크기 축소에 따라 트랜지스터의 소스/드레인간의 선폭, 즉, 게이트 선폭도 자연히 줄어들고 있는 추세다.
그런데, 트랜지스터의 게이트 선폭과 저항값은 서로 반비례하므로, 트랜지스터의 게이트 선폭을 점점 줄이면 저항값이 극도로 증가하게 된다. 이렇게 증가된 저항값이 어느 한계치에 도달하면 트랜지스터의 본래 기능을 상실하게 되므로, 자연히 반도체 공정 수율이 낮아지게 된다.
따라서, 반도체 공정 수율을 높이기 위해 트랜지스터 설계 룰(rule)에 따른 소스/드레인간의 저항값을 사전에 측정해야만하는 필요성이 생겨나게 되었다.
따라서, 본 발명은 상술한 필요성에 의해 안출한 것으로, 트랜지스터의 게이트 전극과 확산 영역(diffusion region) 소정 위치에 전압 인가가 가능한 금속 패드를 형성하여 트랜지스터의 소스/드레인간 저항을 측정할 수 있는 테스트 패턴(test pattern)을 제공하는데 그 목적이 있다.
즉, 본 발명은 본 발명은 트랜지스터의 소스/드레인간 저항을 측정하는 테스트 패턴에 있어서, 필드 산화막(field oxide)에 의해 서로 다른 선폭으로 한정되는 다수의 확산 영역과; 확산 영역의 면적의 일부와 길이 방향으로 접촉하는, 확산 영역 상부에 형성된 게이트 전극과; 게이트 전극에 연결되어 문턱 전압(threshold voltage)이 발생되는 제 1 금속 패드와; 각각의 확산 영역 종단에 각기 형성되어 소정 전압이 발생되는 제 2 금속 패드로 이루어지는 것을 특징으로 하는 테스트 패턴을 제공한다.
도 1은 본 발명의 바람직한 실시예에 따른 테스트 패턴의 평면도,
도 2는 도 1의 A―A'를 따라 절취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 확산 영역 20 : 게이트 전극
30 : 제 1 금속 패드 40, 42 : 제 2 금속 패드
50 : 금속 접점 60 : 필드 산화막
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 테스트 패턴의 평면도로써, 확산 영역(10), 게이트 전극(20), 제 1 금속 패드(30), 제 2 금속 패드(40),(42), 금속 접점(50)으로 이루어져 있다.
도 1에서 확산 영역(10)의 일부는 소정 선폭(W)을 유지하면서 게이트 전극(20)으로 덮혀있다. 이러한 확산 영역(10)의 양끝단에는 금속 접점(50)이 각각 형성되어 있으며, 이 금속 접점(50)은 이후 테스트 핀(도시 생략됨)을 연결할 금속 패드(40),(42)와 확산 영역(10)을 연결시키는 기능을 수행한다.
또한, 확산 영역(10)의 일부를 덮고 있는 게이트 전극(20)에도 금속 접점(50)이 형성되어 있으며, 이 금속 접점(50)에 의해 금속 패드(30)가 연결된다.
따라서, 상술한 패드들(30),(40),(42)에 전압을 가하여 저항을 측정할 수 있다. 즉, 게이트 전극(20)의 패드(30)에 채널(channel)이 형성되지 않는 조건의 웰(well) 전압과 동일한 전압을 가하고, 확산 영역(10)의 양단에 연결된 패드(40),(42)에 전압을 가하여 저항을 측정할 수 있는 것이다.
이때, 확산 영역의 일부는 도 2의 단면도에 도시한 바와 같이 필드산화막(60)과 닿아있다.
한편, 본 발명에 따른 테스트 패턴으로 전기적인 특성을 측정하기 위해서는 상술한 바와 같은 구조를 반복시키고 각각 개별적인 구조들의 끝을 상호 연결시켜 주어야만 한다. 즉, 기본 구조를 좌우 대칭되게 가능한 많이 배열하고 상호간에 전기적으로 연결될 수 있게 하는 것이다. 이때, 연결되는 부분의 폭은 기본 구조의 것보다 작지않게 하는 것이 바람직할 것이다.
또한, 상호 연결되는 구조들의 처음 시작되는 부분과 마지막 구조의 맨 끝부분에 전기적인 신호를 가할 수 있는 테스트 핀을 연결할 수 있도록 구성하여야 하며, 상호 연결된 구조들 중간에서도 전기적 신호를 가할 수 있는 테스트 핀을 연결할 수 있도록 구성하는 것이 바람직할 것이다.
이상과 같이, 본 발명은 테스트 패턴의 사용으로 선폭에 따른 소스/드레인의 저항 측정이 용이하여 반도체 공정 수율을 높이는 효과가 있다.

Claims (1)

  1. 트랜지스터의 소스/드레인(source/drain)간 저항을 측정하는 테스트 패턴에 있어서,
    필드 산화막(60)에 의해 서로 다른 선폭으로 한정되는 다수의 확산 영역(diffusion region)(10)과;
    상기 확산 영역(10)의 면적의 일부와 길이 방향으로 접촉하는, 상기 확산 영역(10) 상부에 형성된 게이트 전극(20)과;
    상기 게이트 전극(20)에 연결되어 문턱 전압(threshold voltage)이 발생되는 제 1 금속 패드(30)와;
    상기 각각의 확산 영역(10) 종단에 각기 형성되어 소정 전압이 발생되는 제 2 금속 패드(40),(42)로 이루어지는 것을 특징으로 하는 테스트 패턴.
KR1019990028483A 1999-07-14 1999-07-14 트랜지스터의 소스/드레인간 저항 측정용 테스트 패턴 KR100301794B1 (ko)

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