KR100199345B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 메인영역에 스플릿 게이트형 플래쉬 EEPROM셀의 셀렉트 트랜지스터 형성시 테스트영역에도 셀렉트 트랜지스터를 형성시켜 테스트 영역에 형성된 셀렉트 트랜지스터의 특성을 측정하므로써 메인영역에 형성된 셀렉트 트랜지스터의 특성을 알 수 있는 효과가 있다.

Description

반도체 소자의 제조방법
제1도는 스플릿 게이트형(Split Gate Type) 플래쉬 EEPROM 셀에서 셀렉트 게이트를 형성한 후의 상태를 도시한 레이아웃도.
제a 및 2b도는 반도체 소자의 제조방법을 설명하기 위하여 제1도의 X-Y 선을 따라 절취한 상태의 단면도.
제3도는 테스트 영역에 형성된 셀렉트 트랜지스터 측정용 소자의 평면도.
제4a 내지 4c도는 제3도의 접합영역 패드부분(A)이 형성되는 단계를 설명하기 위한 소자의 단면도.
제5a 내지 5c도는 제3도의 셀렉트 폴리실리콘층 패드부분(B)이 형성되는 단계를 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 1A : 실리콘기관 2 및 2A : 접합영역
3 : 게이트전극 3A : 게이트산화막
3B : 제1 폴리실리콘층(플로팅 게이트)
3C : 유전체막(ONO막)
3D : 제2 폴리실리콘층(컨트롤 게이트)
3E : 제1 절연막 4 : 제2 절연막
5 : 셀 스페이서
6 및 6A : 제3 폴리실리콘층(셀렉트 게이트)
7 및 7A : 텅스텐 실리사이드층(WSix)
8 및 8A : 산화막 9A : 필드산화막
10A : 제3 절연막 11A 및 11B : 금속층
A : 접합영역 패드부분 B : 셀렉트 폴리실리콘층 패드부분
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 스플릿 게이트형 플래쉬 EEPROM 셀에 형성되는 셀렉트 트랜지스터의 특성을 측정하기 위하여 웨이퍼의 테스트 영역에 셀렉트 트랜지스터 측정용 소자를 형성하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 메인영역에 형성되는 반도체 소자의 제반특성을 파악하기 위하여 반도체 소자가 형성될 때 동시에 테스트 영역에도 반도체 소자를 형성시켜 메인영역에 형성된 반도체 소자의 특성을 테스트 영역에 형성된 소자를 통하여 검증하게 된다. 그러나 스플릿 게이트형 플래쉬 EEPROM 셀에서 접합영역 및 셀렉트 게이트간의 특성은 일반적으로 검증하지 않았다. 그러므로 셀렉트 게이트 및 접합영역간의 캐패시터 용량, 블랙다운 전압(Breakdown Voltage) 및 게이트 산화막에 걸리는 전압에 대해서는 셀렉트 트랜지스터가 디자인 룰(Design Rule)에서 요구되는 소자 특성을 만족하는지 알 수 없는 문제가 있다.
따라서 본 발명은 메인영역에 스플릿 게이트형 플래쉬 EEPROM셀의 셀렉트 트랜지스터 형성시 테스트영역에도 셀렉트 트랜지스터를 형성시켜 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 테스트 영역에 형성되는 반도체 소자는 접합영역에 전압을 인가하기 위한 접합영역 패드부분을 형성하는 단계와, 셀렉트 게이트 폴리실리콘층에 전압을 인가하기 위한 셀렉트 폴리실리콘층 패드부분을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제1도는 메인영역에 형성되는 스플릿 게이트형 플래쉬 EEPROM셀에서 셀렉트 트랜지스터를 형성한 후의 레이아웃도 이며, 제2a 및 2b도는 메인영역에 형성되는 반도체 소자의 제조단계를 설명하기 위하여 제1도의 X-Y 선을 따라 절취한 상태의 단면도이다.
제2a도는 실리콘기판(1)상이 게이트전극(3)을 자기정합 식각공정으로 형성한 후 접합영역(2)을 형성한 상태를 도시한다. 상기 게이트전극(3)은 게이트산화막(3A), 폴로팅 게이트로 사용되는 제1 폴리실리콘층(3B), 유전체막(3C), 컨트롤 게이트로 사용되는 제2 폴리실리콘층(3D) 및 제1 절연막(3E)으로 이루어진다.
제2b도는 실리콘기판(1)의 전체 상부면에 제2 절연막(4)을 형성한 후 게이트전극(3)의 일측이 노출되도록 제2 절연막(4)을 식각하고, 식각된 게이트전극(3)의 측벽에 셀 스페이서(5)를 형성한 후 게이트전극(3) 사이에 형성된 접합영역(2)상에 산화막(8)을 형성하고, 그 전체 상부면에 제3 폴리실리콘층(6) 및 텅스텐 실리사이드층(7)을 순차적으로 형성한 상태를 도시한다. 산화막(8)은 접합영역(2)에서 분순물에 의해 빨리 산화하기 때문에 두껍게 형성된다. 도면에서 도시한 원으로 표시된 실선은 메모리셀을 선택하기 위한 셀렉트 트랜지스터(ST)를 도시한다.
상기의 스플릿 게이트형 메모리셀이 형성될 때 테스트 영역에 형성되는 셀렉트 트랜지스터 측정용 소자를 설명하면 다음과 같다.
제3도는 테스트 영역에 형성된 셀렉트 트랜지스터 측정용 소자의 평면도로서, 테스트 영역에서 접합영역(2A)에 전압을 인가하기 위한 접합영역 패드부분(A)과 폴리실리콘층(6A)에 전압을 인가하기 위한 셀렉트 폴리실리콘층 패드부분(B)으로 이루어지는 것을 도시한다.
제4a 내지 4c도는 제3도의 접합영역 패드부분(A)이 형성되는 단계를 설명하기 위한 소자의 단면도로서, 제4a도는 필드산화막(9A)이 형성된 실리콘기판(1A)상에 접합영역(2A)을 형성한 후 산화공정으로 산화막(8A)을 형성한 상태를 도시한다. 접합영역(2A)에서는 불순물로 인한 산화가 빨리 일어나기 때문에 산화막(8A)은 두껍게 형성된다.
제4b도는 실리콘기판(1A)의 전체 상부면에 폴리실리콘층(6A) 및 텅스텐 실리사이드층(7A)을 순차적으로 형성한 후 산화막(8A)이 노출되도록 텅스텐 실리사이드층(7A) 및 폴리실리콘층(6A)을 순차적으로 식각한 상태를 도시한다.
제4c도는 실리콘기판(1A)의 전체 상부면에 제3 절연막(10A)을 형성하고, 접합영역(2A)이 노출되도록 제3 절연막(10A) 및 산화막(8A)을 순차적으로 식각한 후 금속층(11A)을 형성한 상태를 도시한다.
제5a 내지 5c도는 제3도의 셀렉트 폴리실리콘층 패드부분(B)이 형성되는 단계를 설명하기 위한 소자의 단면도로서, 제5a도는 필드산화막(9A)이 형성된 실리콘기판(1A)상에 접합영역(2A)을 형성한 후 산화공정으로 산화막(8A)을 형성한 상태를 도시한다. 접합영역(2A)에서는 불순물로 인한 산화가 빨리 일어나기 때문에 산화막(8A)은 두껍게 형성된다.
제5b도는 실리콘기판(1A)의 전체 상부면에 폴리실리콘층(6A) 및 텅스텐 실리사이드층(7A)을 순차적으로 형성한 상태를 도시한다.
제5c도는 텅스텐 실리사이드층(7A)상에 제3 절연막(10A)을 형성한 후 텅스텐 실리사이드층(7A)이 노출되도록 제3 절연막(10A)을 식각하고, 그위에 금속층(11B)을 형성한 상태를 도시한다.
상기와 같은 방법에 의해 테스트 영역에 셀렉트 트랜지스터를 형성한 후 접합영역(2A) 및 폴리실리콘층(6A)간의 캐패시터용량, 블랙다운 전압 및 게이트 산화막의 전압을 측정할 수 있다.
상술한 바와같이 본 발명에 의하면 메인영역에 스플릿 게이트형 플래쉬 EEPROM셀의 셀렉트 트랜지스터 형성시 테스트영역에도 셀렉트 트랜지스터를 형성시켜 테스트 영역에 형성된 셀렉트 트랜지스터의 특성을 측정하므로써 메인영역에 형성된 셀렉트 트랜지스터의 특성을 알 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 테스트 영역에 형성되는 반도체 소자의 제조방법에 있어서, 접합영역에 전압을 인가하기 위한 접합영역 패드부분을 형성하는 단계와, 셀렉트 게이트 폴리실리콘층에 전압을 인가하기 위한 셀렉트 폴리실리콘층 패드부분을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 접합영역 패드부분은 필드산화막이 형성된 실리콘기판상에 접합영역을 형성한 후 산화공정으로 산화막을 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한 후 상기 산화막이 노출되도록 상기 텅스텐 실리사이드층 및 폴리실리콘층을 순차적으로 식각하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 상기 절연막을 형성한 후 상기 접합영역이 노출되도록 상기 절연막 및 산화막을 순차적으로 식각하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 셀렉트 폴리실리콘층 패드부분은 필드산화막이 형성된 실리콘기판상에 접합영역을 형성한 후 산화공정으로 산화막을 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 폴리실리콘층, 텅스텐 실리사이드층 및 절연막을 식각하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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