JPS6157698B2 - - Google Patents
Info
- Publication number
- JPS6157698B2 JPS6157698B2 JP3023379A JP3023379A JPS6157698B2 JP S6157698 B2 JPS6157698 B2 JP S6157698B2 JP 3023379 A JP3023379 A JP 3023379A JP 3023379 A JP3023379 A JP 3023379A JP S6157698 B2 JPS6157698 B2 JP S6157698B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- width
- pad
- conductor pattern
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004020 conductor Substances 0.000 claims description 24
- 238000005259 measurement Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子のパターン幅を容易に測定
できるチエツク用素子を持つ集積回路装置に関す
る。
できるチエツク用素子を持つ集積回路装置に関す
る。
集積回路内の半導体素子のパターン幅はフオト
マスク上での幅のばらつきや、フオトレジストの
露光条件、或いはパターニングの際のエツチング
条件等によつてさまざまに変動する。一方、集積
回路の高密度化と共にパターン幅は年々細くなつ
ており、これに伴つてパターン幅の変動の割合は
より大きくなつてきている。特にシリコンゲート
MOSトランジスタを用いる集積回路装置におい
てはポリシリコン（多結晶シリコン）のパターン
幅がMOSトランジスタのチヤンネル長を決定
し、これがトランジスタの特性、更には集積回路
装置の特性に大きな影響を及ぼすためのパターン
幅の管理が重要な問題となつている。
マスク上での幅のばらつきや、フオトレジストの
露光条件、或いはパターニングの際のエツチング
条件等によつてさまざまに変動する。一方、集積
回路の高密度化と共にパターン幅は年々細くなつ
ており、これに伴つてパターン幅の変動の割合は
より大きくなつてきている。特にシリコンゲート
MOSトランジスタを用いる集積回路装置におい
てはポリシリコン（多結晶シリコン）のパターン
幅がMOSトランジスタのチヤンネル長を決定
し、これがトランジスタの特性、更には集積回路
装置の特性に大きな影響を及ぼすためのパターン
幅の管理が重要な問題となつている。
従来の集積回路装置において、パターン幅の測
定は顕微鏡による実測や、第１図に示すような幅
の細い導電体パターン３の両端にコンタクト穴２
を介してプローブ用のパツド１を接続したチエツ
ク用素子をチツプ上に作り、この素子の抵抗Ｒを
測定した後、次の(1)式から幅Ｗを求めていた。
定は顕微鏡による実測や、第１図に示すような幅
の細い導電体パターン３の両端にコンタクト穴２
を介してプローブ用のパツド１を接続したチエツ
ク用素子をチツプ上に作り、この素子の抵抗Ｒを
測定した後、次の(1)式から幅Ｗを求めていた。
Ｗ＝ρｓ×Ｌ／Ｒ ……(1)
但し、Ｌ：パターン長、ρs：層抵抗
しかしこの方法では素子の層抵抗ρsを別に求
める必要があり、またウエハー間のρsの変動ま
で含めた正確な値を求めることは困難であつた。
める必要があり、またウエハー間のρsの変動ま
で含めた正確な値を求めることは困難であつた。
本発明は層抵抗ρsを使用せずに細い導電体パ
ターンの幅を自動測定機によつて容易に測定し、
これを用いて集積回路装置の製造工程の管理や、
ウエハー状態での素子の良否判定を行なうために
なされたものである。
ターンの幅を自動測定機によつて容易に測定し、
これを用いて集積回路装置の製造工程の管理や、
ウエハー状態での素子の良否判定を行なうために
なされたものである。
本発明の集積回路装置は、１個または並列に接
続された複数個の幅の細い導電体パターンに、該
導電体パターンに比べて幅の広い導電体パターン
が直列に接続され、該接続点及び前記各導電体パ
ターンの端部にそれぞれ電位測定用パツド及び電
圧供給用パツドが接続されたチエツク用素子を備
えることを特徴とするものである。
続された複数個の幅の細い導電体パターンに、該
導電体パターンに比べて幅の広い導電体パターン
が直列に接続され、該接続点及び前記各導電体パ
ターンの端部にそれぞれ電位測定用パツド及び電
圧供給用パツドが接続されたチエツク用素子を備
えることを特徴とするものである。
以下、実施例に基づき本発明を詳細に説明す
る。
る。
第２図は本発明の集積回路装置の一実施例を示
すもので、チエツク素子の平面図である。本実施
例のチエツク素子は、半導体基板を被覆する絶縁
膜上にポリシリコン膜で形成された幅の細い導電
体パターン２１及び幅の広い導電体パターン２２
を離間して有する。前記ポリシリコン膜は装置内
のMOSトランジスタのゲート電極や配線と同時
に形成されたものである。そして前記導電体パタ
ーン上には絶縁膜が被覆され、前記両導電体パタ
ーンの近接する端部にそれぞれコンタクト穴２６
が設けられ、該コンタクト穴からアルミニウムの
電極が引き出され、該電極の先端に共通の電位測
定用パツド２４が設けられる。さらに前記両導電
体パターンの他端部からもそれぞれ電極が引き出
され、その先端にはそれぞれ電圧供給用パツド２
３及び２５が設けられる。なお、本実施例では前
記幅の細い導電体パターン２１の長さL1を50μ
ｍ、幅W1を５μｍとし、幅の広い導電体パター
ン２２の長さL2を500μｍ、幅W2を50μｍとし
た。
すもので、チエツク素子の平面図である。本実施
例のチエツク素子は、半導体基板を被覆する絶縁
膜上にポリシリコン膜で形成された幅の細い導電
体パターン２１及び幅の広い導電体パターン２２
を離間して有する。前記ポリシリコン膜は装置内
のMOSトランジスタのゲート電極や配線と同時
に形成されたものである。そして前記導電体パタ
ーン上には絶縁膜が被覆され、前記両導電体パタ
ーンの近接する端部にそれぞれコンタクト穴２６
が設けられ、該コンタクト穴からアルミニウムの
電極が引き出され、該電極の先端に共通の電位測
定用パツド２４が設けられる。さらに前記両導電
体パターンの他端部からもそれぞれ電極が引き出
され、その先端にはそれぞれ電圧供給用パツド２
３及び２５が設けられる。なお、本実施例では前
記幅の細い導電体パターン２１の長さL1を50μ
ｍ、幅W1を５μｍとし、幅の広い導電体パター
ン２２の長さL2を500μｍ、幅W2を50μｍとし
た。
パターン幅の測定は電圧供給用パツド２３及び
２５の間に電圧を加えパツド２４の電位を測定し
て行なう。今、前記各パツドに測定用のプローブ
を当てて、パツド２５を接地し、パツド２３に＋
10Vを加えた場合、パツド２４からは次の(2)式で
表わされる電位Ｖxが検出される。
２５の間に電圧を加えパツド２４の電位を測定し
て行なう。今、前記各パツドに測定用のプローブ
を当てて、パツド２５を接地し、パツド２３に＋
10Vを加えた場合、パツド２４からは次の(2)式で
表わされる電位Ｖxが検出される。
Ｖx＝Ｒ２／Ｒ１＋Ｒ２×10 ……(2)
但し、R1＝ρs×Ｌ１／Ｗ１，R2＝ρs×Ｌ２／Ｗ２
故に、
上記（2a）式によればＶxはρsの値に無関係で
あり、上記パターン寸法を代入すると設計中心値
でのＶxの値は5.0Vとなる。パターン幅の設計中
心値からの変動量△Ｗとパツド２４の電位Ｖxと
の関係は、導電体パターン２２の幅W2を十分広
く取れば△ＷによるW2への影響を無視すること
ができ、前記(2)式は次のように簡単になる。
あり、上記パターン寸法を代入すると設計中心値
でのＶxの値は5.0Vとなる。パターン幅の設計中
心値からの変動量△Ｗとパツド２４の電位Ｖxと
の関係は、導電体パターン２２の幅W2を十分広
く取れば△ＷによるW2への影響を無視すること
ができ、前記(2)式は次のように簡単になる。
すなわち、Ｗが△Ｗだけ変動した場合、
Ｌ１／Ｗ１→Ｌ１／Ｗ１＋△Ｗ ……（2b）
W2が十分広いと、
△Ｗ／Ｗ２〓０ ∴Ｌ２／Ｗ２〓５００／５０＝10
……（2c） ここで、（2b）式および（2c）式を（2a）式に代
入すると、 上記(3)式からＶxと△Ｗの関係をグラフに表わ
すと第３図の実線で示したカーブ３１が得られ
る。前記(3)式の近似の精度の確認のため近似を含
まない(2)式の値を同図の破線で示したカーブ３２
に示す。このように導電体パターン２２の幅W2
を十分大きくすれば(2)式を利用でき、計算が簡単
になる。また、(2)式において、△Ｗの変動による
Ｖxの変化を最大にするにはR1＝R2とし設計中心
値でのＶxを両端の電圧の1/2になるように選ぶと
よい。
……（2c） ここで、（2b）式および（2c）式を（2a）式に代
入すると、 上記(3)式からＶxと△Ｗの関係をグラフに表わ
すと第３図の実線で示したカーブ３１が得られ
る。前記(3)式の近似の精度の確認のため近似を含
まない(2)式の値を同図の破線で示したカーブ３２
に示す。このように導電体パターン２２の幅W2
を十分大きくすれば(2)式を利用でき、計算が簡単
になる。また、(2)式において、△Ｗの変動による
Ｖxの変化を最大にするにはR1＝R2とし設計中心
値でのＶxを両端の電圧の1/2になるように選ぶと
よい。
このように本発明によれば、前記第３図の曲線
図３１または３２に示した関係を用いて、パター
ン幅の設計中心値からのずれをパツド２４の電位
Ｖxから容易に求めることができる。例えばＶxが
4.5Vのときは第３図のグラフからパターン幅が
設計中心値よりも約１μｍだけ狭くなつているこ
とがわかる。したがつて、例えば装置内のMOS
トランジスタのシリコンゲート電極の幅の設計値
が５μｍの場合、前記幅は実際には４μｍに製造
されていることになる。このうに、集積回路装置
をウエハー上でテストする際に、従来は各チツプ
毎にパターン幅を測定することが困難であつたも
のが、本発明によれば前記第３図の関係を基にし
て自動測定機のプログラムにパツド２４の電位を
測定する項目を追加することによつて容易に測定
可能となる。
図３１または３２に示した関係を用いて、パター
ン幅の設計中心値からのずれをパツド２４の電位
Ｖxから容易に求めることができる。例えばＶxが
4.5Vのときは第３図のグラフからパターン幅が
設計中心値よりも約１μｍだけ狭くなつているこ
とがわかる。したがつて、例えば装置内のMOS
トランジスタのシリコンゲート電極の幅の設計値
が５μｍの場合、前記幅は実際には４μｍに製造
されていることになる。このうに、集積回路装置
をウエハー上でテストする際に、従来は各チツプ
毎にパターン幅を測定することが困難であつたも
のが、本発明によれば前記第３図の関係を基にし
て自動測定機のプログラムにパツド２４の電位を
測定する項目を追加することによつて容易に測定
可能となる。
この結果、従来はウエハー段階では直流項目の
みをテストし、集積回路装置の動作速度について
は最終的な組立完了後にテストしていたため、安
定な歩留確保が困難で製造コストが高くついてい
たものが動作速度に大きく影響を与えるMOSト
ランジスタのチヤンネル長を各チツプ毎にテスト
でき、動作速度やその他の性能低下が予想される
ようなパターン幅のチツプを組立以前に除去で
き、製造コストの低減が可能となる。
みをテストし、集積回路装置の動作速度について
は最終的な組立完了後にテストしていたため、安
定な歩留確保が困難で製造コストが高くついてい
たものが動作速度に大きく影響を与えるMOSト
ランジスタのチヤンネル長を各チツプ毎にテスト
でき、動作速度やその他の性能低下が予想される
ようなパターン幅のチツプを組立以前に除去で
き、製造コストの低減が可能となる。
第４図は本発明の他の実施例で、前記第２図の
実施例との相異はチエツク用素子の幅の細い導電
体パターン４１を５本並列に接続した点にある。
なお、同図で４２は幅の広い導電体パターン、４
３及び４５は電圧供給用パツド、４４は電位測定
用パツド、４６は絶縁膜に設けられたコンタクト
穴である。
実施例との相異はチエツク用素子の幅の細い導電
体パターン４１を５本並列に接続した点にある。
なお、同図で４２は幅の広い導電体パターン、４
３及び４５は電圧供給用パツド、４４は電位測定
用パツド、４６は絶縁膜に設けられたコンタクト
穴である。
本実施例の場合、幅の細い導電体パターンの抵
抗値を下げることができるので、幅の広い導電体
パターンの長さを短くすることが可能であり、チ
エツク用素子全体の占有面積を小さくすることが
できる。
抗値を下げることができるので、幅の広い導電体
パターンの長さを短くすることが可能であり、チ
エツク用素子全体の占有面積を小さくすることが
できる。
以上の説明においては導電体パターンとしてポ
リシリコンを使用した場合について述べたが、本
発明はＰ形やＮ形の拡散層パターンや、その他す
べての導電性パターンに適用可能である。
リシリコンを使用した場合について述べたが、本
発明はＰ形やＮ形の拡散層パターンや、その他す
べての導電性パターンに適用可能である。
第１図は従来のパターン幅チエツク用素子の平
面図、第２図は本発明の第11の実施例を示す平面
図、第３図はパターン幅の変動量△Ｗと測定点の
電位Ｖxの関係を示す曲線図、第４図は本発明の
第２の実施例を示す平面図である。 ２１，４１……チエツク用素子の幅の細い導電
体パターン、２２，４２……チエツク用素子の幅
の広い導電体パターン、２３，２５，４３，４５
……電圧供給用パツド、２４，４４……電位測定
用パツド、２６，４６……コンタクト穴。
面図、第２図は本発明の第11の実施例を示す平面
図、第３図はパターン幅の変動量△Ｗと測定点の
電位Ｖxの関係を示す曲線図、第４図は本発明の
第２の実施例を示す平面図である。 ２１，４１……チエツク用素子の幅の細い導電
体パターン、２２，４２……チエツク用素子の幅
の広い導電体パターン、２３，２５，４３，４５
……電圧供給用パツド、２４，４４……電位測定
用パツド、２６，４６……コンタクト穴。
Claims (1)
- １ １個または並列に接続された複数個の幅の細
い導電体パターンに、該導電体と同じ工程で形成
され、幅がそれよりも広い導電体パターンが直列
に接続され、該接続点には電位測定用パツドが、
また各導電体パターンの他の端部にはそれぞれ電
圧供給用パツドが接続されたチエツク用素子を備
えることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023379A JPS55123139A (en) | 1979-03-15 | 1979-03-15 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023379A JPS55123139A (en) | 1979-03-15 | 1979-03-15 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55123139A JPS55123139A (en) | 1980-09-22 |
| JPS6157698B2 true JPS6157698B2 (ja) | 1986-12-08 |
Family
ID=12297987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023379A Granted JPS55123139A (en) | 1979-03-15 | 1979-03-15 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55123139A (ja) |
-
1979
- 1979-03-15 JP JP3023379A patent/JPS55123139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55123139A (en) | 1980-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6456104B1 (en) | Method and structure for in-line monitoring of negative bias temperature instability in field effect transistors | |
| US4896108A (en) | Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits | |
| US4672314A (en) | Comprehensive semiconductor test structure | |
| US7714596B2 (en) | System and methods of measuring semiconductor sheet resistivity and junction leakage current | |
| JPH0342503B2 (ja) | ||
| US4024561A (en) | Field effect transistor monitors | |
| US20080157800A1 (en) | TEG pattern and method for testing semiconductor device using the same | |
| US6150669A (en) | Combination test structures for in-situ measurements during fabrication of semiconductor devices | |
| JPH06258384A (ja) | 集積回路試験用電流測定装置および集積回路 | |
| US4439727A (en) | Low capacitance pad for semiconductor chip testing | |
| GB1247583A (en) | Improvements relating to semiconductor devices | |
| US6204073B1 (en) | Shallow trench isolation with conductive hard mask for in-line moat/trench width electrical measurements | |
| JPS6157698B2 (ja) | ||
| JP3273369B2 (ja) | 電極の線幅測定のためのテストパターン | |
| JPS60147154A (ja) | 抵抗構造体 | |
| JPH04101457A (ja) | 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路 | |
| US20020060575A1 (en) | Shallow trench isolation step height detection method | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| JPS618939A (ja) | 半導体装置 | |
| JPH05157780A (ja) | 抵抗素子プロセスモニター装置 | |
| JPH0613549A (ja) | 半導体装置 | |
| KR100252761B1 (ko) | 게이트선폭 측정방법 | |
| JPH11214457A (ja) | エピタキシャル膜の検査素子及びその製造方法 | |
| JPH0595045U (ja) | 半導体装置 | |
| JPS6242378B2 (ja) |