KR20070018456A - 표시장치용 기판, 그 제조방법, 그 검사방법 및 이를 갖는액정표시장치 - Google Patents

표시장치용 기판, 그 제조방법, 그 검사방법 및 이를 갖는액정표시장치 Download PDF

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KR20070018456A
KR20070018456A KR1020050073181A KR20050073181A KR20070018456A KR 20070018456 A KR20070018456 A KR 20070018456A KR 1020050073181 A KR1020050073181 A KR 1020050073181A KR 20050073181 A KR20050073181 A KR 20050073181A KR 20070018456 A KR20070018456 A KR 20070018456A
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Abstract

표시장치용 기판은 베이스 기판, 도전라인, 스위칭 소자 및 검사부재를 포함한다. 상기 도전라인은 상기 베이스 기판 상에 배치된다. 상기 스위칭 소자는 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되며 상기 도전 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함한다. 상기 검사부재는 상기 도전 라인과 동일한 층에 배치되고 상기 도전라인과 동일한 폭을 갖는 도전라인 측정부, 상기 제1 전극과 동일한 층에 배치되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함한다. 따라서, 상기 표시장치용 기판의 검사가 용이하여 품질이 향상된다.

Description

표시장치용 기판, 그 제조방법, 그 검사방법 및 이를 갖는 액정표시장치 {SUBSTRATE FOR DISPLAY DEVICE, METHOD OF MANUFACTURING THE SAME, METHOD OF TESTING THE SAME AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 평면도이다.
도 2는 상기 도 1의 A부분을 확대한 평면도이다.
도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 4내지 도 12는 상기 도 1에 도시된 액정표시장치의 제조방법을 나타내는 단면도들이다.
도 13은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 평면도이다.
도 14는 본 발명의 제3 실시예에 따른 검사부재를 나타내는 평면도이다.
도 15는 상기 도 14의 II-II'라인의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 게이트 구동부 112 : 화소전극
119 : 스위칭 박막트랜지스터 118a : 소오스 전극
118b : 게이트 전극 118c : 드레인 전극
137 : 반도체층 패턴 152, 154, 156 : 포토레지스트막
162, 164, 166 : 포토마스크 210, 220 : 검사부재
212, 222 : 게이트 측정부 214, 224 : 데이터 측정부
216, 226 : 전극 측정부 218, 228 : 반도체층 측정부
300 : 액정표시패널 310 : 어레이기판
320 : 컬러필터기판 370 : 데이터 구동부
400 : 연성회로기판
본 발명은 표시장치용 기판, 그 제조방법, 그 검사방법 및 이를 갖는 액정표시장치에 관한 것으로 보다 상세하게는 검사가 용이하여 품질이 향상된 표시장치용 기판, 그 제조방법, 그 검사방법 및 이를 갖는 액정표시장치에 관한 것이다.
일반적인 표시장치는 어레이 기판을 포함한다. 상기 어레이기판은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 스위칭 소자들을 포함한다. 게이트 구동회로는 복수개의 박막트랜지스터들을 포함하며, 상기 게이트 라인들에 전기적으로 연결되어 게이트 신호를 상기 게이트 라인들에 인가한다. 상기 데이터 구동회로는 상기 데이터 라인들에 전기적으로 연결되어 데이터 신호를 상기 데이터 라인들에 인가한다.
상기 게이트 구동회로, 상기 스위칭 소자들 등은 박막공정을 통하여 형성된 패턴들을 포함한다. 상기 박막공정은 증착공정, 포토레지스트코팅공정, 노광공정, 현상공정 및 식각공정을 통하여 형성된다. 상기 패턴들은 공정조건의 미세한 변화 에 의해 상기 패턴들의 폭이 변동된다. 상기 패턴들의 폭이 넓은 경우, 인접배선과의 쇼트가 증가하며, 상기 패턴들의 폭이 좁은 경우, 상기 패턴 내에서 단락이 증가한다. 또한, 상기 패턴들의 측정이 어려워 검사시간이 증가한다.
또한, 상기 패턴들이 복수개의 패턴들 상에 배치되는 경우, 상기 패턴들의 폭의 변동량이 더욱 증가하고, 서로 다른 층에 형성된 패턴들간에 얼라인미스(Misalignment)가 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은, 검사가 용이하여 품질이 향상된 표시장치용 기판을 제공하는데 있다.
본 발명의 제2 목적은 상기 표시장치용 기판의 제조방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 표시장치용 기판의 검사방법을 제공하는데 있다.
본 발명의 제4 목적은 상기 표시장치용 기판을 갖는 액정표시장치를 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치용 기판은 베이스 기판, 도전라인, 스위칭 소자 및 검사부재를 포함한다. 상기 도전라인은 상기 베이스 기판 상에 배치된다. 상기 스위칭 소자는 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되며 상기 도전 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함한다. 상기 검사부재는 상기 도전 라인과 동일한 층에 배치되고 상기 도전라인과 동일한 폭을 갖는 도전라인 측정부, 상기 제1 전극과 동일한 층에 배치되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함한다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치용 기판의 제조방법에 있어서, 먼저 베이스기판 상에 게이트 전극 및 상기 게이트 전극을 커버하는 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 반도체층 측정부 및 상기 게이트 전극과 대응되는 반도체층 패턴을 형성한다. 이후에, 상기 반도체층 측정부 및 상기 반도체층 패턴이 형성된 게이트 절연막 상에 도전물질층을 증착한다. 계속해서, 상기 도전물질층을 패터닝하여, 도전라인, 상기 도전라인과 동일한 폭을 가지며 상기 반도체층 측정부와 인접하는 도전라인 측정부, 상기 반도체층 패턴 상에 배치되고 상기 도전라인과 전기적으로 연결되는 제1 전극, 상기 반도체층 패턴 상에 배치되고 상기 제1 전극과 이격되는 제2 전극, 상기 반도체층 측정부 상에 배치되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부를 형성한다.
상기 제3 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치용 기판의 검사방법에 있어서, 상기 표시장치용 기판은 베이스기판, 게이트라인, 데이터 라인, 스위칭 소자 및 검사부재를 포함한다. 상기 게이트 라인은 상기 베이스 기판 상에 배치된다. 상기 데이터 라인은 상기 베이스 기판 상에 상기 게이트 라인과 다른 층에 배치되고 상기 게이트 라인과 교차한다. 상기 스위칭 소자는 상기 게이트 라인에 전기적으로 연결된 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되고 상기 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 배치되고 상기 제1 전극과 이격되는 제2 전극을 포함한다. 상기 검사부재는 상기 게이트 라인과 동일한 층에 배치되고 상기 게이트 라인과 동일한 폭을 갖는 게이트 측정부, 상기 데이터 라인과 동일한 층에 배치되고 상기 데이터 라인과 동일한 폭을 갖는 데이터 측정부, 상기 제1 전극과 동일한 층에 형성되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함한다. 상기 표시장치용 기판을 검사하기 위하여, 먼저 상기 게이트라인과 동일한 폭을 갖는 상기 게이트 측정부의 폭을 측정한다. 이어서, 상기 데이터라인과 동일한 폭을 갖는 상기 데이터 측정부의 폭을 측정한다. 이후에, 상기 제1 전극과 동일한 폭을 갖는 상기 전극 측정부의 폭을 측정한다. 마지막으로, 상기 게이트 측정부왁 상기 데이터 측정부 사이의 거리를 측정하여 상기 게이트 라인이 형성된 층과 상기 데이터 라인이 형성된 층 사이의 미스얼라인(Misalignment)을 측정한다.
상기 제4 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정표시장치는 어레이 기판, 대향기판 및 액정층을 포함한다. 상기 어레이 기판은 베이스 기판과, 상기 베이스 기판 상에 배치되는 도전 라인과, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되고 상기 도전 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함하는 스위칭 소자 와, 상기 도전 라인과 동일한 층에 배치되고 상기 도전라인과 동일한 폭을 갖는 도전라인 측정부, 상기 제1 전극과 동일한 층에 배치되고 상기 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함하는 검사부재를 포함한다. 상기 대향기판은 상기 어레이 기판에 대향한다. 상기 액정층은 상기 어레이 기판과 상기 대향기판의 사이에 개재된다.
상기 표시장치용 기판은 어레이 기판, 박막트랜지스터 기판, COA(Color Filter On Array Substrate)기판 등을 포함한다. 상기 표시장치는 액정표시장치, 유기전계발광표시장치(Organic Light Emitting Display; OLED), 플라즈마표시패널(Plasma Display Panel; PDP) 등을 포함한다.
상기와 같은 본 발명에 따르면, 상기 게이트 라인들, 상기 데이터 라인들, 상기 반도체층 패턴 및 상기 소오스 전극과 각각 동일한 폭을 갖는 상기 게이트 측정부, 상기 데이터 측정부, 상기 반도체층 측정부 및 상기 전극 측정부를 형성하여, 상기 게이트 라인들, 상기 데이터 라인들, 상기 반도체층 패턴 및 상기 소오스 전극의 폭을 용이하게 측정할 수 있다. 또한, 상기 반도체층 패턴 상에 배치된 상기 드레인 전극의 폭을 용이하게 측정할 수도 있다.
또한, 상기 게이트 측정부의 좌측 일부와 상기 전극 측정부 사이의 거리를 상기 게이트 측정부의 우측 일부와 상기 전극 측정부 사이의 거리를 측정하여, 상기 게이트 라인들이 형성된 층과 상기 데이터 라인들이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다. 또한, 상기 게이트 측정부와 상기 데이터 측정부 사이의 거리를 기설정된 설계치와 비교하여 상기 게이트 라인들 이 형성된 층과 상기 데이터 라인들이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다.
따라서, 상기 표시장치용 기판의 제조시간 및 제조비용이 감소한다. 또한, 상기 표시장치용 기판의 불량률이 감소하여 표시장치의 표시품질이 향상된다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 평면도이고, 도 2는 상기 도 1의 A부분을 확대한 평면도이며, 도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 1 내지 도 3을 참조하면, 상기 액정표시장치는 게이트 구동회로(100), 액정표시패널(300), 데이터 구동회로(370) 및 연성회로기판(400)을 포함한다.
상기 액정표시패널(300)은 제1 기판(310), 제2 기판(320) 및 액정층(108)을 포함한다. 상기 제2 기판(320)은 상기 제1 기판(310)과 마주본다. 상기 액정층(108)은 상기 제1 기판(310)과 상기 제2 기판(320)의 사이에 배치되어 인가된 전계에 따라 광투과도가 변화한다.
상기 제1 기판(310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접하는 제1 및 제2 주변영역들(PA1, PA2)로 구분된다. 상기 제1 주변영역(PA1)은 상기 제1 기판(310)의 일측면에 배치되고, 상기 제2 주변영역(PA2)은 상기 제1 주변영역(PA2)에 인접하는 상기 제1 기판(310)의 타측면에 배치된다.
상기 제1 기판(310)은 하부기판(120), 상기 표시영역(DA) 내에 복수개의 게이트 라인들(GL1, ... GLN), 복수개의 데이터 라인들(DL1, ... DLM), 복수개의 화소 박막트랜지스터들(119), 게이트 절연막(126), 패시베이션막(116), 복수개의 액정 캐패시터들(Clc) 및 복수개의 화소전극들(112)을 포함한다. 상기 제1 기판(310)은 코너에 배치된 복수개의 검사부재들(210)을 더 포함한다. 본 실시예에서, 상기 검사부재들(210)의 측정값들을 비교하여 상기 제1 기판(310) 내에서의 패턴들의 폭의 변화를 측정할 수 있다.
상기 하부 기판(120)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 상기 유리는 무알칼리 특성이다. 상기 유리가 알칼리 특성인 경우, 상기 유리에서 알칼리 이온이 액정 셀 중에 용출되면 액정 비저항이 저하되어 표시 특성이 변하게 되고, 상기 씰과 유리와의 부착력을 저하시키고, 스위칭 소자의 동작에 악영향을 준다.
이때, 상기 하부 기판(120)이 트리아세틸셀룰로오스 (Triacetylcellulose; TAC), 폴리카보네이트 (Polycarbonate; PC), 폴리에테르설폰 (Polyethersulfone; PES), 폴리에틸렌테라프탈레이트 (Polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate; PEN), 폴리비닐알콜 (Polyvinylalcohol; PVA), 폴리메틸메타아크릴레이트 (Polymethylmethacrylate; PMMA), 싸이클로올핀 폴리머 (Cyclo-Olefin Polymer; COP) 등을 포함할 수도 있다.
바람직하게는, 상기 하부 기판(120)은 광학적으로 등방성이다.
상기 게이트 라인들(GL1, ... GLN)은 상기 하부 기판(120) 상에서 제1 방향 (D1)으로 연장되고, 상기 제1 주변영역(PA1) 내에서 상기 게이트 구동회로(100)의 각 스테이지의 출력단자에 전기적으로 연결된다. 상기 게이트 라인들(GL1, ... GLN)과 상기 데이터 라인들(DL1, ... DLM)은 매트릭스 형상으로 배열된 복수개의 화소영역들을 정의한다.
상기 각 화소 박막트랜지스터(119)는 상기 하부기판(120) 상에 배치되고, 상기 게이트 라인들(GL1, ... GLN) 중의 하나에 전기적으로 연결되는 게이트 전극(118b), 상기 데이터 라인들(DL1, ... DLN) 중의 하나에 전기적으로 연결되는 소오스 전극(118a), 상기 액정 캐패시터(Clc)의 화소전극(112)에 전기적으로 연결되는 드레인 전극(118c), 및 상기 게이트 전극(118b) 상에 배치되어 상기 소오스 전극(118a)과 상기 드레인 전극(118c)의 사이에 채널을 형성하는 반도체층 패턴(137)을 포함한다. 상기 소오스 전극(118a)의 일부는 상기 게이트 절연막(126) 상에 배치되고, 상기 소오스 전극(118a)의 나머지 부분은 상기 반도체층 패턴(137) 상에 배치된다. 상기 게이트 절연막(126) 상에 배치된 상기 소오스 전극(118a)의 일부의 폭(d3')은 상기 반도체층 패턴(137) 상에 배치된 상기 소오스 전극(118a)의 나머지 부분의 폭(d3)보다 넓다.
상기 검사부재(210)는 상기 하부기판(120) 상에 배치되며, 게이트 측정부(212), 데이터 측정부(214), 전극 측정부(216) 및 반도체층 측정부(218)를 포함한다.
상기 게이트 측정부(212)는 상기 게이트 라인(DL1, ... DLM)과 동일한 층에 형성되고, 동일한 폭(d2)을 갖는다. 상기 데이터 측정부(214)는 상기 데이터 라인 (GL1, ... GLN)과 동일한 층에 형성되고, 동일한 폭(d1)을 갖는다. 상기 반도체층 측정부(218)는 상기 반도체층 패턴(137)과 동일한 층에 형성되고, 동일한 폭(d4)을 갖는다. 즉, 상기 게이트 측정부(212)는 상기 하부기판(120) 상에 배치되고, 상기 데이터 측정부(214)는 상기 게이트 절연막(126) 상에 배치되며, 상기 반도체층 측정부(218)는 상기 게이트 절연막 상에 배치된다. 상기 전극 측정부(216)는 상기 소오스 전극(118a)과 동일한 층에 형성되고, 동일한 폭(d3, d3')을 갖는다. 즉, 상기 전극 측정부(216)의 일부는 상기 게이트 절연막(126) 상에 배치되고, 상기 전극 측정부(216)의 나머지 부분은 상기 반도체층 측정부(218) 상에 배치되며, 상기 게이트 절연막(126) 상에 배치된 상기 전극 측정부(216)의 일부의 폭(d3')은 상기 반도체층 측정부(218)의 일부 상에 배치된 상기 전극 측정부(216)의 나머지 부분의 폭(d3)보다 넓다.
본 실시예에서, 상기 게이트 측정부(212)는 상기 데이터 측정부(214)의 중심부에 배치되고, 상기 반도체층 측정부(218)는 상기 게이트 측정부(212)의 중심부에 배치된다. 상기 전극 측정부(216)는 상기 데이터 측정부(214), 상기 게이트 측정부(212) 및 상기 반도체층 측정부(218)의 중심선을 따라서 배치된다. 상기 게이트 측정부(212)와 상기 전극 측정부(216) 사이의 거리들(S1, S2)을 측정하여 상기 게이트 라인들(GL1, ... GLN)이 형성된 층과 상기 데이터 라인들(DL1, ... DLM)이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다. 즉, 상기 게이트 라인들(GL1, ... GLN)이 형성된 층과 상기 데이터 라인들(DL1, ... DLM)이 형성된 층 사이에 미스얼라인(Misalignment)이 발생한 경우, 상기 게이트 측정부 (212)의 좌측일부와 상기 전극 측정부(216) 사이의 거리(S1)가 상기 게이트 측정부(212)의 우측일부와 상기 전극 측정부(216) 사이의 거리(S2)와 다르다.
상기 게이트 절연막(126)은 상기 게이트 라인들(GL1, ... GLN), 상기 게이트 전극(118b) 및 상기 게이트 측정부(212)가 형성된 하부기판(120)의 전면에 배치되어 상기 게이트 라인들(GL1, ... GLN), 상기 게이트 전극(118b) 및 상기 게이트 측정부(212)를 상기 게이트 라인들(DL1, ... DLM), 상기 소오스 전극(118a), 상기 드레인 전극(118c) 및 상기 반도체층 패턴(137)과 전기적으로 절연한다. 상기 게이트 절연막(126)은 실리콘 질화물, 실리콘 산화물 등을 포함한다.
상기 데이터 라인들(DL1, ... DLN)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 연장되고, 상기 제2 주변영역(PA2) 내에서 상기 데이터 라인들(DL1, ... DLN)은 상기 데이터 구동회로(370)에 전기적으로 연결된다.
상기 패시베이션막(116)은 상기 게이트 라인들(GL1, ... GLN), 상기 데이터 라인들(DL1, ... DLM), 상기 게이트 절연막(126), 상기 박막트랜지스터(119) 및 상기 검사부재(210)가 형성된 상기 하부기판(120)의 전면에 배치된다. 상기 패시베이션막(116)은 실리콘 질화물, 실리콘 산화물 등을 포함한다. 상기 패시베이션막(116)은 상기 드레인 전극(118c)의 일부를 노출하는 콘택홀을 포함한다.
상기 제1 기판(310)은 상기 화소전극(112)과 상기 공통전극(106) 사이의 전압차를 유지시켜주는 스토리지 캐패시터(도시되지 않음)를 더 포함할 수도 있다.
상기 화소전극(112)은 상기 화소영역 내의 상기 패시베이션막(116) 상에 배치되고, 상기 콘택홀을 통하여 상기 드레인 전극(118c)과 전기적으로 연결된다.
상기 제2 기판(320)은 상기 제1 기판(310)에 대향하며, 상부기판(100), 블랙매트릭스(102), 컬러필터(104), 상기 공통전극(106) 및 스페이스(도시되지 않음)를 포함한다.
상기 하부기판(120)은 광을 통과시킬 수 있는 투명한 재질의 유리 또는 합성수지를 사용한다. 본 실시예에서, 상기 하부기판(120)은 상기 상부기판(100)과 동일한 재질을 포함한다.
상기 블랙 매트릭스(102)는 상기 상부 기판(100)의 일부에 형성되어 광을 차단한다. 상기 블랙 매트릭스(102)는 액정을 제어할 수 없는 영역을 통과하는 광을 차단하여 화질을 향상시킨다. 본 실시예에서, 상기 블랙 매트릭스(102)는 상기 게이트 라인들(GL1, ... GLN) 및 상기 데이터 라인들(DL1, ... DLM)에 대응된다. 상기 블랙 매트릭스(102)는 카본블랙(Carbon Black), 안료혼합물, 염료혼합물 등의 불투명한 유기물이나 크롬(Cr), 산화크롬, 질화크롬 등의 유기물을 포함한다.
상기 컬러 필터(104)는 상기 블랙 매트릭스(102)가 형성된 상기 상부 기판(100) 상에 형성되어 소정의 파장을 갖는 광만을 선택적으로 투과시킨다. 상기 컬러필터(104)는 상기 화소영역에 대응된다. 상기 컬러 필터(104)는 광중합 개시제, 모노머, 바인더, 안료, 분산제, 용제, 포토레지스트 등을 포함한다.
상기 공통 전극(106)은 상기 블랙 매트릭스(102) 및 상기 컬러 필터(104)가 형성된 상기 상부 기판(100)의 전면에 형성된다. 상기 공통 전극(106)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZO(Zinc Oxide) 등과 같은 투명한 도전성 물질을 포함한다.
상기 스페이서(도시되지 않음)는 상기 블랙 매트릭스(102), 상기 컬러 필터(104) 및 상기 공통 전극(106)이 형성된 상기 상부 기판(100) 상에 형성된다. 상기 스페이서(도시되지 않음)에 의해 상기 제1 기판(310) 및 상기 제2 기판(320) 사이의 셀 갭이 일정하게 유지된다. 이때, 상기 스페이서(도시되지 않음)는 컬럼 스페이서(Column Spacer), 볼 스페이서(Ball Spacer) 또는 상기 컬럼 스페이서와 상기 볼 스페이서가 혼합된 스페이서를 포함할 수 있다.
도 4내지 도 12는 상기 도 1에 도시된 액정표시장치의 제조방법을 나타내는 단면도들이다.
도 2 및 도 4를 참조하면, 상기 하부기판(120) 상에 제1 도전성 물질층(142)을 증착한다. 이어서, 상기 제1 도전성 물질층(142) 상에 제1 포토레지스트막(152)을 도포한다. 상기 제1 포토레지스트막(152)은 포지티브 포토레지스트 또는 네가티브 포토레지스트를 포함한다. 이후에, 제1 마스크(162)를 통하여 상기 제1 포토레지스트막(152)을 노광한다. 상기 제1 마스크(162)는 상기 게이트 라인들(GL1, ... GLN), 상기 게이트 전극(118b) 및 상기 게이트 측정부(212)에 대응되는 레티클들을 포함한다. 상기 게이트 라인들(GL1, ... GLN) 및 상기 게이트 측정부(212)에 대응되는 레티클들은 상기 게이트 라인들(GL1, ... GLN)과 동일한 폭(d1)을 갖는다.
계속해서, 상기 노광된 제1 포토레지스트막(152)을 현상하여 상기 제1 도전성 물질층(142) 상에 상기 게이트 라인들(GL1, ... GLN), 상기 게이트 전극(118b) 및 상기 게이트 측정부(212)에 대응되는 포토레지스트패턴들(152a, 152b)을 형성한다.
도 2 및 도 6을 참조하면, 이어서 상기 포토레지스트패턴들(152a, 152b)을 식각마스크로 이용하여 상기 제1 도전성 물질층(142)을 식각하여 상기 게이트 라인들(GL1, ... GLN), 상기 게이트 전극(118b) 및 상기 게이트 측정부(212)를 형성한다.
도 2 및 도 7을 참조하면, 이후에 상기 게이트 라인들(GL1, ... GLN), 상기 게이트 전극(118b) 및 상기 게이트 측정부(212)가 형성된 상기 하부기판(120)의 전면에 절연물질을 증착하여 상기 게이트 절연막(126)을 형성한다. 계속해서, 상기 게이트 절연막(126) 상에 아몰퍼스 실리콘층을 증착한다. 이어서, 상기 아몰퍼스 실리콘층의 상부에 불순물을 주입하여 채널층(144a) 및 오믹콘택층(144b)을 포함하는 반도체층(144)을 형성한다. 상기 채널층(144a)은 상기 게이트 절연막(126) 상에 배치되고 아몰퍼스 실리콘을 포함한다. 상기 오믹콘택층(144b)은 상기 채널층(144a) 상에 배치되고 N+아몰퍼스 실리콘을 포함한다. 이후에, 상기 반도체층(144) 상에 제2 포토레지스트막(154)을 도포한다. 계속해서, 제2 마스크(164)를 통하여 상기 제2 포토레지스트막(154)을 노광한다. 상기 제2 마스크(164)는 상기 반도체층 패턴(137) 및 상기 반도체층 측정부(218)에 대응되는 레티클들을 포함한다. 상기 반도체층 패턴(137) 및 상기 반도체층 측정부(218)에 대응되는 레티클들은 상기 상기 반도체층 패턴(137) 및 상기 반도체층 측정부(218)와 동일한 폭(d4)을 갖는다.
도 2 및 도 8을 참조하면, 이어서 상기 노광된 제2 포토레지스트막(154)을 현상하여 상기 게이트 절연막(126) 상에 상기 반도체층 패턴(137) 및 상기 반도체층 측정부(218)에 대응되는 포토레지스트패턴들을 형성한다. 이후에, 상기 반도체 층 패턴(137) 및 상기 반도체층 측정부(218)에 대응되는 상기 포토레지스트패턴들을 식각마스크로 이용하여 상기 반도체층(144)을 식각하여 상기 반도체층 패턴(137) 및 상기 반도체층 측정부(218)를 형성한다.
도 2 및 도 9를 참조하면, 계속해서 상기 반도체층 패턴(137) 및 상기 반도체층 측정부(218)가 형성된 상기 게이트 절연막(126) 상에 제2 도전성 물질층(146)을 증착한다. 이어서, 상기 제2 도전성 물질층(146) 상에 제3 포토레지스트막(156)을 도포한다. 이후에, 제3 마스크(166)를 통하여 상기 제3 포토레지스트막(156)을 노광한다. 상기 제3 마스크(166)는 상기 데이터 라인들(DL1, ... DLM), 상기 소오스 전극(118a), 상기 드레인 전극(118c), 상기 데이터 측정부(214) 및 상기 전극 측정부(216)에 대응되는 레티클들을 포함한다. 상기 소오스 전극(118a) 및 상기 전극 측정부(216)에 대응되는 레티클들은 상기 소오스 전극(118a) 및 상기 전극 측정부(216)와 동일한 폭(d3, d3')을 가지며, 상기 데이터 라인들(DL1, ... DLM) 및 상기 데이터 측정부(214)에 대응되는 레티클들은 상기 데이터 라인들(DL1, ... DLM) 및 상기 데이터 측정부(214)와 동일한 폭(d2)을 갖는다.
도 2 및 도 10을 참조하면, 계속해서 상기 노광된 제3 포토레지스트막(156)을 현상하여 상기 제2 도전성 물질층(146) 상에 상기 데이터 라인들(DL1, ... DLM), 상기 소오스 전극(118a), 상기 드레인 전극(118c), 상기 데이터 측정부(214) 및 상기 전극 측정부(216)에 대응되는 포토레지스트패턴들을 형성한다. 이어서, 상기 포토레지스트패턴들을 식각마스크로 이용하여 상기 제2 도전성 물질층(146)을 식각하여 상기 데이터 라인들(DL1, ... DLM), 상기 소오스 전극(118a), 상기 드레 인 전극(118c), 상기 데이터 측정부(212) 및 상기 전극 측정부(216)를 형성한다.
도 2 및 도 11을 참조하면, 이어서 상기 상기 데이터 라인들(DL1, ... DLM), 상기 소오스 전극(118a), 상기 드레인 전극(118c), 상기 데이터 측정부(214) 및 상기 전극 측정부(216)가 형성된 게이트 절연막 상에 상기 패시베이션막(116)을 증착한다. 이후에, 상기 패시베이션막(116) 내에 상기 드레인 전극(118c)의 일부를 노출하는 콘택홀을 형성한다. 계속해서, 상기 패시베이션막(116) 상에 상기 투명한 도전성 물질을 증착하고 식각하여 상기 화소전극(112)을 형성한다. 상기 화소전극(112)은 상기 콘택홀을 통하여 상기 드레인 전극(118c)과 전기적으로 연결된다.
상기 게이트 절연막(126) 상에 배치된 상기 소오스 전극(118a)의 일부와 상기 반도체층 패턴(137) 상에 배치된 상기 소오스 전극(118a)의 일부의 높이가 서로 달라서, 노광량 및 식각정도에 차이가 발생하여 상기 게이트 절연막(126) 상에 배치된 상기 소오스 전극(118a)의 일부와 상기 반도체층 패턴(137) 상에 배치된 상기 소오스 전극(118a)의 일부의 폭이 서로 다르다. 또한, 상기 게이트 절연막(126) 상에 배치된 상기 전극 측정부(216)의 일부와 상기 반도체층 측정부(218) 상에 배치된 상기 전극 측정부(216)의 일부의 높이가 서로 달라서, 노광량 및 식각정도에 차이가 발생하여 상기 게이트 절연막(126) 상에 배치된 상기 전극 측정부(216)의 일부와 상기 반도체층 측정부(218) 상에 배치된 상기 전극 측정부(216)의 일부의 폭이 서로 다르다.
도 12를 참조하면, 이어서 상기 상부기판(100) 상에 크롬, 산화크롬, 질화크롬 등을 증착하고 식각하여 상기 블랙 매트릭스(102)를 형성한다. 이때, 상기 상부 기판(100) 상에 불투명한 물질 포함하는 포토레지스트막을 도포한 후에, 상기 포토레지스트막을 노광하고 현상하여 상기 블랙 매트릭스(102)를 형성할 수도 있다.
이후에, 상기 블랙 매트릭스(102)가 형성된 상기 상부기판(100) 상에 컬러필터 혼합물막을 도포한다. 이어서, 상기 컬러필터 혼합물막을 노광하고 현상하여 상기 컬러필터(104)를 형성한다. 이때, 복수개의 컬러필터들의 가장자리를 중첩하여 상기 블랙 매트릭스(102)를 형성할 수도 있다.
계속해서, 상기 블랙 매트릭스(102) 및 상기 컬러필터(104)가 형성된 상기 상부기판(100) 상에 투명한 도전성 물질을 증착하여 상기 공통전극(106)을 형성한다. 상기 투명한 도전성 물질은 산화인듐주석(Indium Tin Oxide; ITO), 산화인듐아연(Indium Zinc Oxide; IZO), 산화주석(Tin Oxide; TO), 산화아연(Zinc Oxide; ZO), 등을 포함한다.
이어서, 상기 컬러필터(104) 상에 상기 스페이서(도시되지 않음)를 형성한다.
이후에, 상기 제1 기판(310)과 상기 제2 기판(320) 사에에 액정을 주입한 후에 씰런트(도시되지 않음)에 의해 밀봉하여 상기 액정층(108)을 형성한다. 이때, 상기 씰런트(도시되지 않음)가 형성된 상기 제1 기판(310) 또는 상기 제2 기판(320) 상에 상기 액정을 적하(Drop)한 후에 상기 제1 기판(310)과 상기 제2 기판(320)을 대향하여 결합하여 상기 액정층(108)을 형성할 수도 있다.
상기와 같은 본 실시예에 따르면, 상기 게이트 라인들(GL1, ... GLN), 상기 데이터 라인들(DL1, ... DLM), 상기 반도체층 패턴(137) 및 상기 소오스 전극 (118a)과 각각 동일한 폭을 갖는 상기 게이트 측정부(212), 상기 데이터 측정부(214), 상기 반도체층 측정부(218) 및 상기 전극 측정부(216)를 형성하여, 상기 게이트 라인들(GL1, ... GLN), 상기 데이터 라인들(DL1, ... DLM), 상기 반도체층 패턴(137) 및 상기 소오스 전극(118a)의 폭을 용이하게 측정할 수 있다.
또한, 상기 게이트 측정부(212)의 좌측 일부와 상기 전극 측정부(218) 사이의 거리(S1)를 상기 게이트 측정부(212)의 우측 일부와 상기 전극 측정부(218) 사이의 거리(S2)를 측정하여, 상기 게이트 라인들(GL1, ... GLN)이 형성된 층과 상기 데이터 라인들(DL1, ... DLM)이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다.
실시예 2
도 13은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 평면도이다. 본 실시예에서, 박막트랜지스터를 제외한 나머지 구성요소들은 실시예 1과 동일하므로 상기 구성요소들에 대한 중복되는 설명은 생략한다.
도 1, 2 및 도 13을 참조하면, 상기 액정표시장치는 게이트 구동회로(100), 액정표시패널(300), 데이터 구동회로(370) 및 연성회로기판(400)을 포함한다.
상기 액정표시패널(300)은 제1 기판(310), 제2 기판(320) 및 액정층(108)을 포함한다.
상기 제1 기판(310)은 하부기판(120), 상기 표시영역(DA) 내에 복수개의 게이트 라인들(GL1, ... GLN), 복수개의 데이터 라인들(DL1, ... DLM), 복수개의 화소 박막트랜지스터들(119), 게이트 절연막(126), 패시베이션막(116), 복수개의 액 정 캐패시터들(Clc) 및 복수개의 화소전극들(112)을 포함한다. 상기 제1 기판(310)은 코너에 배치된 복수개의 검사부재들(210)을 더 포함한다.
상기 각 화소 박막트랜지스터(119)는 상기 하부기판(120) 상에 배치되고, 게이트 전극(118b), 소오스 전극(118a), 드레인 전극(118c), 및 반도체층 패턴(137)을 포함한다. 상기 드레인 전극(118c)의 일부는 상기 게이트 절연막(126) 상에 배치되고, 상기 드레인 전극(118c)의 나머지 부분은 상기 반도체층 패턴(137) 상에 배치된다. 상기 게이트 절연막(126) 상에 배치된 상기 드레인 전극(118c)의 일부의 폭(d3')은 상기 반도체층 패턴(137) 상에 배치된 상기 드레인 전극(118c)의 나머지 부분의 폭(d3)보다 넓다.
상기 검사부재(210)는 상기 하부기판(120) 상에 배치되며, 게이트 측정부(212), 데이터 측정부(214), 전극 측정부(216) 및 반도체층 측정부(218)를 포함한다.
상기 전극 측정부(216)는 상기 드레인 전극(118c)과 동일한 층에 형성되고, 동일한 폭(d3, d3')을 갖는다. 즉, 상기 전극 측정부(216)의 일부는 상기 게이트 절연막(126) 상에 배치되고, 상기 전극 측정부(216)의 나머지 부분은 상기 반도체층 측정부(218) 상에 배치되며, 상기 게이트 절연막(126) 상에 배치된 상기 전극 측정부(216)의 일부의 폭(d3')은 상기 반도체층 측정부(218)의 일부 상에 배치된 상기 전극 측정부(216)의 나머지 부분의 폭(d3)보다 넓다.
상기와 같은 본 실시예에 따르면, 상기 반도체층 패턴(137) 상에 배치된 상기 드레인 전극(118c)의 폭(d3)을 용이하게 측정할 수 있다.
실시예 3
도 14는 본 발명의 제3 실시예에 따른 검사부재를 나타내는 평면도이고, 도 15는 상기 도 14의 II-II'라인의 단면도이다. 본 실시예에서 검사부재를 제외한 나머지 구성요소들은 실시예 1과 동일하므로 상기 구성요소들에 대한 중복되는 설명은 생략한다.
도 2, 14 및 도 15를 참조하면, 상기 검사부재(220)는 하부기판(120) 상에 배치되며, 게이트 측정부(222), 데이터 측정부(224), 전극 측정부(226) 및 반도체층 측정부(228)를 포함한다.
상기 게이트 측정부(222)는 게이트 라인들(DL1, ... DLM)과 동일한 층에 형성되고, 동일한 폭(d2)을 갖는다. 상기 데이터 측정부(224)는 데이터 라인들(GL1, ... GLN)과 동일한 층에 형성되고, 동일한 폭(d1)을 갖는다. 상기 반도체층 측정부(228)는 반도체층 패턴(137)과 동일한 층에 형성되고, 동일한 폭(d4)을 갖는다. 즉, 상기 게이트 측정부(222)는 상기 하부기판(120) 상에 배치되고, 상기 데이터 측정부(224)는 게이트 절연막(126) 상에 배치되며, 상기 반도체층 측정부(228)는 상기 게이트 절연막(126) 상에 배치된다. 상기 전극 측정부(226)는 소오스 전극(118a)과 동일한 층에 형성되고, 동일한 폭(d3, d3')을 갖는다. 즉, 상기 전극 측정부(226)의 일부는 상기 게이트 절연막(126) 상에 배치되고, 상기 전극 측정부(226)의 나머지 부분은 상기 반도체층 측정부(228) 상에 배치되며, 상기 게이트 절연막(126) 상에 배치된 상기 전극 측정부(226)의 일부의 폭(d3')은 상기 반도체층 측정부(228)의 일부 상에 배치된 상기 전극 측정부(226)의 나머지 부분의 폭(d3)보 다 넓다.
상기 데이터 측정부(224)는 상기 전극 측정부(226)와 함께 사각형을 형성한다. 상기 게이트 라인들(GL1, ... GLN)과 동일한 폭(d1)을 갖는 상기 게이트 측정부(222)의 일부는 상기 데이터 측정부(224)와 상기 전극 측정부(226)이 형성하는 상기 사각형의 내부에 배치되고, 상기 게이트 측정부(222)의 나머지 부분은 상기 전극 측정부(226) 쪽으로 연장된다. 상기 반도체층 측정부(228)는 상기 게이트 측정부(222)의 나머지 부분 내에 배치된다. 상기 전극 측정부(226)는 상기 반도체층 측정부(228)의 중심선을 따라서 배치된다.
상기와 같은 본 실시예에 따르면, 상기 게이트 측정부(222)와 상기 데이터 측정부(224) 사이의 거리(S)를 기설정된 설계치와 비교하여 상기 게이트 라인들(GL1, ... GLN)이 형성된 층과 상기 데이터 라인들(DL1, ... DLM)이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다. 본 실시예에서, 상기 설계치는 마스크 내의 레티클들 사이의 거리이다.
상기와 같은 본 발명에 따르면, 게이트 라인들, 데이터 라인들, 반도체층 패턴 및 소오스 전극과 각각 동일한 폭을 갖는 게이트 측정부, 데이터 측정부, 반도체층 측정부 및 전극 측정부를 형성하여, 상기 게이트 라인들, 상기 데이터 라인들, 상기 반도체층 패턴 및 상기 소오스 전극의 폭을 용이하게 측정할 수 있다. 또한, 상기 반도체층 패턴 상에 배치된 상기 드레인 전극의 폭을 용이하게 측정할 수도 있다.
또한, 상기 게이트 측정부의 좌측 일부와 상기 전극 측정부 사이의 거리를 상기 게이트 측정부의 우측 일부와 상기 전극 측정부 사이의 거리를 측정하여, 상기 게이트 라인들이 형성된 층과 상기 데이터 라인들이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다. 또한, 상기 게이트 측정부와 상기 데이터 측정부 사이의 거리를 기설정된 설계치와 비교하여 상기 게이트 라인들이 형성된 층과 상기 데이터 라인들이 형성된 층 사이의 미스얼라인(Misalignment)여부를 용이하게 측정할 수 있다.
따라서, 상기 표시장치용 기판의 제조시간 및 제조비용이 감소한다. 또한, 상기 표시장치용 기판의 불량률이 감소하여 표시장치의 표시품질이 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되는 도전 라인;
    상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되며 상기 도전 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함하는 스위칭 소자; 및
    상기 도전 라인과 동일한 층에 배치되고 상기 도전라인과 동일한 폭을 갖는 도전라인 측정부, 상기 제1 전극과 동일한 층에 배치되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함하는 검사부재를 포함하는 표시장치용 기판.
  2. 제1항에 있어서, 상기 도전라인은 데이터 라인인 것을 특징으로 하는 표시장치용 기판.
  3. 제2항에 있어서, 상기 게이트 전극과 동일한 층에 배치되고 상기 데이터 라인과 교차하며 상기 게이트 전극에 전기적으로 연결되는 게이트 라인을 더 포함하는 것을 특징으로 하는 표시장치용 기판.
  4. 제3항에 있어서, 상기 검사부재는 상기 게이트 라인과 동일한 층에 형성되고, 상기 게이트 라인과 동일한 폭을 갖는 게이트 측정부를 더 포함하는 것을 특징으로 하는 표시장치용 기판.
  5. 제4항에 있어서, 상기 전극 측정부가 상기 게이트 측정부의 중심선을 따라서 배치된 것을 특징으로 하는 표시장치용 기판.
  6. 제5항에 있어서, 상기 게이트 측정부의 좌측 일부 및 상기 전극 측정부 사이의 거리와 상기 게이트 측정부의 우측 일부 및 상기 전극 측정부 사이의 거리의 차이는 상기 게이트 라인이 형성된 층과 상기 데이터 라인이 형성된 층 사이의 미스얼라인(Misalignment)과 동일한 것을 특징으로 하는 표시장치용 기판.
  7. 제4항에 있어서, 상기 게이트 측정부와 상기 데이터 측정부 사이의 거리와 기설정된 설계치의 차이는 상기 게이트 라인이 형성된 층과 상기 데이터 라인이 형성된 층 사이의 미스얼라인(Misalignment)과 동일한 것을 특징으로 하는 표시장치용 기판.
  8. 제1항에 있어서, 상기 반도체층 패턴은 상기 반도체층 측정부와 동일한 폭을 갖는 것을 특징으로 하는 표시장치용 기판.
  9. 제1항에 있어서, 상기 검사부재는 상기 베이스 기판의 코너(Corner)에 인접하여 배치되는 것을 특징으로 하는 표시장치용 기판.
  10. 베이스기판 상에 게이트 전극 및 상기 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체층 측정부 및 상기 게이트 전극과 대응되는 반도체층 패턴을 형성하는 단계;
    상기 반도체층 측정부 및 상기 반도체층 패턴이 형성된 게이트 절연막 상에 도전물질층을 증착하는 단계; 및
    상기 도전물질층을 패터닝하여, 도전라인, 상기 도전라인과 동일한 폭을 가지며 상기 반도체층 측정부와 인접하는 도전라인 측정부, 상기 반도체층 패턴 상에 배치되고 상기 도전라인과 전기적으로 연결되는 제1 전극, 상기 반도체층 패턴 상에 배치되고 상기 제1 전극과 이격되는 제2 전극, 상기 반도체층 측정부 상에 배치되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부를 형성하는 단계를 포함하는 표시장치용 기판의 제조방법.
  11. 제10항에 있어서, 상기 도전라인은 데이터 라인이고,
    상기 게이트 전극을 형성하는 단계는 상기 베이스 기판 상에 상기 게이트 전극에 전기적으로 연결되고 상기 데이터 라인과 교차하는 게이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시장치용 기판의 제조방법.
  12. 제11항에 있어서, 상기 게이트 전극을 형성하는 단계는 상기 베이스 기판 상에 상기 게이트 라인과 동일한 폭을 갖는 게이트 측정부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시장치용 기판의 제조방법.
  13. 제10항에 있어서, 상기 도전물질층을 패터닝하는 단계는,
    상기 증착된 도전물질층 상에 포토레지스트막을 도포하는 단계;
    복수개의 레티클들을 포함하는 포토마스크를 이용하여 상기 도포된 포토레지스트막을 노광하는 단계;
    상기 노광된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하는 단계; 및
    상기 현상된 포토레지스트 패턴을 식각마스크로 이용하여 상기 도전물질층을 식각하는 단계를 포함하는 것을 특징으로 하는 표시장치용 기판의 제조방법.
  14. 제13항에 있어서, 상기 도전라인 및 상기 도전라인 측정부에 대응되는 레티클들은 동일한 폭을 갖는 것을 특징으로 하는 표시장치용 기판의 제조방법.
  15. 제13항에 있어서, 상기 제1 전극 및 상기 전극 측정부에 대응되는 레티클들은 동일한 폭을 갖는 것을 특징으로 하는 표시장치용 기판의 제조방법.
  16. 베이스 기판과, 상기 베이스 기판 상에 배치된 게이트라인과, 상기 베이스 기판 상에 상기 게이트 라인과 다른 층에 배치되고 상기 게이트 라인과 교차하는 데이터 라인과, 상기 게이트 라인에 전기적으로 연결된 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되고 상기 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 배치되고 상기 제1 전극과 이격되는 제2 전극을 포함하는 스위칭 소자와, 상기 게이트 라인과 동일한 층에 배치되고 상기 게이트 라인과 동일한 폭을 갖는 게이트 측정부, 상기 데이터 라인과 동일한 층에 배치되고 상기 데이터 라인과 동일한 폭을 갖는 데이터 측정부, 상기 제1 전극과 동일한 층에 형성되고 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함하는 검사부재를 구비하는 표시장치용 기판에 있어서,
    상기 게이트라인과 동일한 폭을 갖는 상기 게이트 측정부의 폭을 측정하는 단계;
    상기 데이터라인과 동일한 폭을 갖는 상기 데이터 측정부의 폭을 측정하는 단계;
    상기 제1 전극과 동일한 폭을 갖는 상기 전극 측정부의 폭을 측정하는 단계; 및
    상기 게이트 측정부와 상기 데이터 측정부 사이의 거리를 측정하여 상기 게이트 라인이 형성된 층과 상기 데이터 라인이 형성된 층 사이의 미스얼라인(Misalignment)을 측정하는 단계를 포함하는 표시장치용 기판의 검사방법.
  17. 제16항에 있어서, 상기 게이트 측정부는 상기 전극 측정부의 좌측에 이격되어 배치된 좌측일부와 상기 전극 측정부의 우측에 이격되어 배치된 우측일부를 포함하고,
    상기 미스얼라인을 측정하는 단계는, 상기 좌측일부와 상기 전극 측정부 사이의 거리를 상기 우측일부와 상기 전극 측정부 사이의 거리를 비교하는 단계를 포함하는 것을 특징으로 하는 표시장치용 기판의 검사방법.
  18. 제16항에 있어서, 상기 미스얼라인을 측정하는 단계는, 상기 게이트 측정부와 상기 데이터 측정부 사이의 거리를 기설정된 설계치와 비교하는 단계를 포함하는 것을 특징으로 하는 표시장치용 기판의 검사방법.
  19. 베이스 기판과, 상기 베이스 기판 상에 배치되는 도전 라인과, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층 패턴, 상기 반도체층 패턴 상에 배치되고 상기 도전 라인에 전기적으로 연결되는 제1 전극, 및 상기 반도체층 패턴 상에 상기 제1 전극과 이격되어 배치되는 제2 전극을 포함하는 스위칭 소자와, 상기 도전 라인과 동일한 층에 배치되고 상기 도전라인과 동일한 폭을 갖는 도전라인 측정부, 상기 제1 전극과 동일한 층에 배치되고 상기 상기 제1 전극과 동일한 폭을 갖는 전극 측정부, 및 상기 전극 측정부의 하부에 배치된 반도체층 측정부를 포함하는 검사부재를 포함하는 어레이 기판;
    상기 어레이 기판에 대향하는 대향기판; 및
    상기 어레이 기판과 상기 대향기판의 사이에 개재되는 액정층을 포함하는 액정표시장치.
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