KR20170082701A - 표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 기판, 상기 제1 기판상에 배치된 박막트랜지스터, 상기 박막트랜지스터상에 배치된 적어도 하나의 오목부를 갖는 보호층, 상기 보호층의 상기 오목부에 배치된 차광부, 상기 차광부로부터 돌출된 메인 컬럼 스페이서 및 상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서를 포함하는 표시장치를 제공한다.

Description

표시장치 및 그 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시장치 및 그 제조방법에 대한 것으로, 보다 상세하게는 보호층의 오목부에 차광부가 배치된 표시장치 및 그 제조방법에 대한 것이다.
표시장치는 발광 방식에 따라 액정표시장치(liquid crystal display, LCD), 유기 발광 표시장치(organic light emitting diode display, OLED display), 플라즈마 표시장치(plasma display panel, PDP), 전기 영동 표시장치(electrophoretic display) 등으로 분류된다.
이 중, 액정표시장치는 서로 대향되도록 배치된 두 개의 기판, 두 개의 기판 중 적어도 하나의 기판상에 배치된 전극, 및 두 개의 기판 사이에 삽입된 액정층을 포함한다.
이러한 액정표시장치는 일반적으로 하나의 기판에 배치된 복수의 박막 트랜지스터와 화소 전극을 포함하고, 다른 하나의 기판에 배치된 복수개의 컬러 필터, 차광부, 및 공통 전극을 포함한다. 최근, 액정표시장치에, 공통 전극을 제외한 컬러 필터, 차광부, 및 화소 전극 등이 하나의 기판에 형성된 구조(color filter on array, COA)가 채용되고 있다. 또한, 공정 단순화를 위해, 두 개의 기판 사이의 간격인 셀 갭(Cell Gap)을 균일하게 유지하기 위한 컬럼 스페이서가 차광층부와 동시에 형성되어 이루어진 블랙 컬럼 스페이서(Black Column Spacer) 구조가 채용되고 있다.
본 발명의 일 실시예는, 보호층의 오목부에 배치된 차광부를 포함하는 표시장치를 제공하고자 한다.
본 발명의 다른 일 실시예는, 메인 컬럼 스페이서와 서브 컬럼 스페이서가 차광부와 함께 형성된 구조를 갖는 표시장치를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 차광부의 패턴 정밀도가 우수하고 두께 확보가 용이하며, 메인 컬럼 스페이서와 서브 컬럼 스페이서 사이의 높이 차 구현이 용이한 표시장치 및 그 제조방법 제공하고자 한다.
본 발명의 일 실시예는, 제1 기판; 제1 기판상에 제1 방향으로 연장되어 배치된 게이트 라인; 상기 게이트 라인과 교차되는 제2 방향을 따라 연장되어 상기 제1 기판에 배치된 데이터 라인; 상기 게이트라인 및 상기 데이터 라인과 연결된 박막트랜지스터; 상기 게이트 라인, 상기 데이터 라인 및 박막트랜지스터상에 배치되며, 적어도 하나의 오목부를 갖는 보호층; 상기 오목부에 배치된 차광부; 상기 차광부로부터 돌출된 메인 컬럼 스페이서; 및 상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서;를 포함하는 표시장치를 제공한다.
상기 메인 컬럼 스페이서는 상기 차광부의 표면을 기준으로 상기 서브 컬럼 스페이서보다 큰 높이를 갖는다.
상기 차광부, 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 동일한 물질로 이루어진다.
상기 오목부는 상기 차광부의 두께 대비 10% 내지 200%의 깊이를 갖는다.
상기 차광부는 0.5 내지 2.5㎛의 두께를 갖는다.
상기 오목부의 적어도 일부는 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나와 중첩한다.
상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서 중 적어도 하나는 상기 박막트랜지스터와 중첩한다.
상기 표시장치는 상기 제1 기판과 상기 보호층 사이에 배치된 제1 컬러필터 및 제1 컬러필터와 다른 컬러를 갖는 제2 컬러필터를 더 포함하며, 상기 제1 컬러필터와 상기 제2 컬러필터의 경계부에서 상기 제1 컬러필터와 상기 제2 컬러필터는 서로 중첩하며, 상기 오목부의 적어도 일부는 제1 컬러필터와 상기 제2 컬러필터의 중첩 영역에 배치된다.
상기 표시장치는 상기 제1 기판과 대향하여 상기 차광부 상에 배치된 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 액정층;을 더 포함한다.
본 발명의 다른 일 실시예는, 제1 기판; 상기 제1 기판상에 배치된 제1 컬러필터; 상기 제1 기판상에 배치되며, 상기 제1 컬러필터와 다른 컬러를 갖는 제2 컬러필터; 상기 제1 컬러필터 및 상기 제2 컬러필터상에 배치되며, 적어도 하나의 오목부를 갖는 보호층; 상기 오목부에 배치된 차광부;를 포함하며, 상기 제1 컬러필터와 상기 제2 컬러필터는 경계부에서 서로 중첩하며, 상기 오목부의 적어도 일부는 상기 제1 컬러필터와 상기 제2 컬러필터의 중첩 영역에 배치된 표시장치를 제공한다.
오목부는 상기 차광부의 두께 대비 10% 내지 200%의 깊이를 갖는다.
상기 표시장치는, 상기 제1 기판과 상기 보호층 사이에 배치되며, 제1 방향을 따라 연장된 게이트 라인; 상기 제1 기판과 상기 보호층 사이에 배치되며, 상기 게이트 라인과 교차하는 제2 방향을 따라 연장된 데이터 라인; 및 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막트랜지스터;를 포함하며, 상기 오목부의 적어도 일부는 상기 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나와 중첩한다.
상기 표시장치는, 상기 차광부로부터 돌출된 메인 컬럼 스페이서; 및 상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서;를 더 포함한다.
상기 메인 컬럼 스페이서는 상기 박막트랜지스터상에 배치된다.
본 발명의 또 다른 일 실시예는, 제1 기판상에 박막트랜지스터를 형성하는 단계; 상기 박막트랜지스터상에 오목부를 갖는 보호층을 형성하는 단계; 상기 보호층의 상기 오목부에 차광부를 형성하는 단계; 및 상기 차광부상에 차광부로부터 돌출된 메인 컬럼 스페이서 및 상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서를 형성하는 단계;를 포함하는 표시장치의 제조방법을 제공한다.
상기 보호층을 형성하는 단계는, 상기 박막트랜지스터상에 제1 감광성 조성물을 도포하는 단계; 상기 제1 감광성 조성물상에 제1 노광 마스크를 배치하고, 상기 제1 노광 마스크를 통해 상기 제1 감광성 조성물에 광을 조사하는 노광 단계; 및 상기 노광된 제1 감광성 조성물을 현상하는 단계;를 포함하며, 상기 제1 노광 마스크는 투과 패턴, 반투과 패턴 및 차단 패턴을 포함한다.
상기 차광부를 형성하는 단계와 상기 메인 컬럼 스페이서 및 상기 보조 컬럼 스페이서를 형성하는 단계는 동일 공정으로 이루어진다.
상기 차광부, 상기 메인 컬럼 스페이서 및 상기 보조 컬럼 스페이서를 형성하는 단계는, 상기 보호층상에 제2 감광성 조성물을 도포하는 단계; 상기 제2 감광성 조성물상에 제2 노광 마스크를 배치하고, 상기 제1 노광 마스크를 통해 상기 제2 감광성 조성물에 광을 조사하는 노광 단계; 상기 노광된 제2 감광성 조성물을 현상 및 경화하는 단계;를 포함하며, 상기 제2 노광 마스크는 투과 패턴, 제1 반투과 패턴, 제2 반투과 패턴 및 차단 패턴을 포함한다.
상기 표시장치의 제조방법은 상기 보호층을 형성하는 단계 이전에, 상기 제1 기판상에 컬러필터를 형성하는 단계를 더 포함한다.
상기 컬러필터를 형성하는 단계는, 상기 제1 기판상에 제1 컬러필터를 형성하는 단계; 및 상기 제1 기판상에 상기 제1 컬러필터와 다른 컬러를 갖는 제2 컬러필터를 형성하는 단계;를 포함하고, 상기 제1 컬러필터와 상기 제2 컬러필터는 경계부에서 서로 중첩하며, 상기 오목부의 적어도 일부는 상기 제1 컬러필터와 상기 제2 컬러필터가 중첩된 경계부상에 형성된다.
상기 박막트랜지스터를 형성하는 단계는, 상기 제1 기판상에 제1 방향을 따라 연장되며 상기 박막트랜지스터와 연결된 게이트 라인을 형성하는 단계; 및 상기 제1 기판상에, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며, 상기 박막트랜지스터와 연결된 데이터 라인을 형성하는 단계;를 포함하며, 상기 오목부의 적어도 일부는 상기 데이터 라인 및 상기 게이트 라인 중 적어도 하나와 중첩한다.
본 발명의 일 실시예에 따르면, 차광부, 메인 컬럼 스페이서 및 서브 컬럼 스페이서가 오목부에 배치되기 때문에 차광부의 두께 확보가 용이하다. 그에 따라, 차광부, 메인 컬럼 스페이서 및 서브 컬럼 스페이서 형성용 차광 재료에서 안료 또는 염료의 함량이 감소될 수 있고, 포토리소그래피 과정에서의 패턴 정밀도가 향상되고, 공정 특성이 향상된다. 또한, 메인 컬럼 스페이서 및 서브 컬럼 스페이서 사이에 안정적인 높이차가 확보될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시장치의 평면도이다.
도 2는 도 1의 어느 한 화소에 대한 평면도이다.
도 3은 도 1의 I-I'를 따라 자른 단면도이다.
도 4는 도 2의 화소에 대한 등가 회로도이다.
도 5는 도 1의 II-II'를 따라 자른 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 표시장치의 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 표시장치의 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 표시장치의 평면도이다.
도 9는 도 8의 III-III'를 따라 자른 단면도이다.
도 10a 내지 10i는 본 발명의 제1 실시예에 따른 표시장치의 제조 공정도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문은 이를 주로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서, 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 도면에서 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
이하, 도 1 내지 도 4를 참조하며, 본 발명의 제1 실시예를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시장치의 평면도이고, 도 2는 도 1의 어느 한 화소에 대한 평면도이고, 도 3은 도 1의 I-I'를 따라 자른 단면도이고, 도 4는 도 2의 화소에 대한 등가 회로도이다.
본 발명의 제1 실시예에 따른 표시장치는 액정표시장치(10)이다. 본 발명의 제1 실시예에 따른 액정표시장치(10)는 제1 기판(111), 제1 기판(111)과 대향하여 배치된 제2 기판(112) 및 제1 기판(111)과 제2 기판(112) 사이에 배치된 액정층(LC)을 포함한다.
그러나 본 발명의 적용범위가 액정표시장치에 한정되는 것은 아니다. 예를 들어, 본 발명은 유기발광 표시장치에 적용될 수도 있다.
액정표시장치(10)는 제1 기판(111)상에 배치된 복수개의 화소(PX1, PX2)를 포함한다. 이하, 설명의 편의를 위해 하나의 화소(PX1)의 구성이 설명된다.
도 1 및 도 2를 참조하면, 화소(PX1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된다. 게이트 라인(GL)은 제1 방향으로 연장되고, 데이터 라인(DL)은 제1 방향과 교차하는 제2 방향으로 연장된다. 도 1 및 도 2에서, 제1 방향은 가로 방향이고, 제2 방향은 세로 방향이라 할 수 있다.
화소(PX1)는 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)를 포함한다. 제1 서브 화소(SPX1)는 제1 박막 트랜지스터(T1), 제1 화소 전극(PE1) 및 제1 스토리지 전극(STE1)를 포함한다. 제2 서브 화소(SPX2)는 제2 박막 트랜지스터(T2), 제2 화소 전극(PE2), 제2 스토리지 전극(STE2) 및 제3 박막 트랜지스터(T3)를 포함한다.
제1 서브 화소(SPX1)를 상부 화소(high pixel)라 하고, 제2 서브 화소(SPX2)를 하부 화소(low pixel)라고도 한다.
도 1에서, 가로 방향으로 연장되며, 서로 인접한 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 경계영역에 게이트 라인(GL) 및 제1 내지 제3 박막 트랜지스터들(T1, T2, T3)이 배치될 수 있다. 세로 방향으로 연장되며, 제1 서브 화소(SPX1)들 사이의 및 제2 서브 화소(SPX2)들 사이의 경계 영역에 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)은 데이터 라인(DL)과 서로 교차할 수 있다.
제1 서브 화소(SPX1)의 제1 박막 트랜지스터(T1)는 게이트 라인(GL)으로부터 분기된 제1 게이트 전극(GE1), 제1 게이트 전극(GE1)과 중첩하여 배치된 제1 반도체 층(SM1), 데이터 라인(DL)으로부터 분기되며 제1 반도체 층(SM1)과 중첩하여 배치된 제1 소스 전극(SE1), 제1 소스 전극(SE1)과 이격되어 제1 반도체 층(SM1)과 중첩하여 배치된 제1 드레인 전극(DE1)을 포함한다. 제1 드레인 전극(DE1)은 제1 화소 전극(PE1)과 연결된다. 구체적으로, 제1 드레인 전극(DE1)은 제1 화소 전극(PE1)쪽으로 연장되어 제1 컨택홀(H1)을 통해 제1 화소 전극(PE1)으로부터 분기된 제1 연결 전극(CNE1)과 전기적으로 연결된다.
제1 스토리지 전극(STE1)은 제1 방향으로 연장된 제1 스토리지 라인(SL1)과 연결된다. 제1 화소 전극(PE1)은 제1 스토리지 라인(SL1), 제1 스토리지 전극(STE1)과 부분적으로 중첩되어 제1 스토리지 커패시터(Cst1)를 형성한다. 제1 스토리지 전극(STE1)는 스토리지 전압을 인가받는다.
제2 서브 화소(SPX2)의 제2 박막 트랜지스터(T2)는 게이트 라인(GL)으로부터 분기된 제2 게이트 전극(GE2), 제2 게이트 전극(GE2)과 중첩하여 배치된 제2 반도체 층(SM2), 데이터 라인(DL)으로부터 분기되며 제2 반도체 층(SM2)과 중첩하여 배치된 제2 소스 전극(SE2), 제2 소스 전극(SE2)과 이격되어 제2 반도체 층(SM2)과 중첩하여 배치된 제2 드레인 전극(DE2)을 포함한다. 제2 드레인 전극(DE2)은 제2 화소 전극(PE2)과 연결된다. 구체적으로, 제2 드레인 전극(DE2)은 제2 화소 전극(PE2)쪽으로 연장되어 제2 컨택홀(H2)을 통해 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)과 전기적으로 연결된다.
제2 서브 화소(SPX2)의 제3 박막 트랜지스터(T3)는 게이트 라인(GL)으로부터 분기된 제3 게이트 전극(GE3), 제3 컨택홀(H3)을 통해 제1 스토리지 전극(STE1)과 전기적으로 연결된 제3 소스 전극(SE3), 제2 드레인 전극(DE2)으로부터 연장된 제3 드레인 전극(DE3) 및 제3 반도체 층(SM3)을 포함한다. 제3 소스 전극(SE3)과 제1 스토리지 전극(STE1)은 제3 컨택홀(H3)을 통해 서로 전기적으로 연결된다. 또한, 제3 드레인 전극(DE3)은 제2 컨택홀(H2)을 통해 제2 화소 전극에 전기적으로 연결된다.
다른 실시예로, 제3 게이트 전극(GE3)은 별도의 감압 게이트 라인(미도시)으로부터 분기될 수도 있다.
제2 스토리지 전극(STE2)은 제1 방향으로 연장된 제2 스토리지 라인(SL2)과 연결된다. 제2 화소 전극(PE2)은 제2 스토리지 라인(SL2) 및 제2 스토리지 전극(STE2)과 부분적으로 중첩되어 제2 스토리지 커패시터(Cst2)를 형성한다. 제2 스토리지 전극(STE2) 스토리지 전압을 인가받는다.
제1 박막 트랜지스터(T1)는 제2 박막 트랜지스터(T2)와 동일한 크기를 가질 수 있다. 제3 박막 트랜지스터(T3)는 제2 박막 트랜지스터(T2)보다 작은 크기를 가질 수 있다.
도 3을 참조하면, 제1 기판(111)상에 게이트 라인(GL), 게이트 라인(GL)으로부터 분기된 제1, 제2 및 제3 게이트 전극(GE1, GE2, GE3), 제1 스토리지 라인(SL1), 제1 스토리지 전극(STE1), 제2 스토리지 라인(SL2) 및 제2 스토리지 전극(STE2)이 배치된다.
제1 기판(111) 상에 게이트 라인(GL), 제1, 제2 및 제3 게이트 전극(GE1, GE2, GE3), 제1 및 제2 스토리지 라인(SL1, SL2), 및 제1 및 제2 스토리지 전극(STE1, STE2)을 덮는 게이트 절연막(130)이 배치된다. 게이트 절연막(130)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(130)은 실리콘 질화물, 실리콘 산화물을 포함할 수 있다.
게이트 절연막(130)상에, 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)이 배치된다. 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)은 비정질 실리콘(amorphous Silicon)으로 이루어지거나, 또는, 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다. 도면에 도시되지 않았으나, 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)상에 오믹 콘택층이 배치될 수 있다.
데이터 라인(DL)은 제2 방향, 즉, 세로 방향으로 연장되어 게이트 절연막(130) 상에 배치된다. 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)과 중첩되어 제1, 제2 및 제3 소스 전극(SE1, SE2, SE3)이 각각 배치되고, 제1, 제2 및 제3 드레인 전극(DE1)이 각각 배치되어 제1, 제2 및 제3 박막트랜지스터(T1, T2, T3)가 이루어진다.
제3 박막 트랜지스터(T3)의 제3 소스 전극(SE3)은 게이트 절연막(130)을 관통하여 형성된 제3 컨택홀(H3)을 통해 제1 스토리지 전극(STE1)과 전기적으로 연결된다.
데이터 라인(DL), 제1, 제2 및 제3 박막 트랜지스터(T1, T2, T3)를 덮도록 층간절연막(169)이 배치된다. 층간절연막(169)은 노출된 제1 내지 제3 반도체 층(SM1, SM2, SM3)의 상부를 커버한다. 층간절연막(169)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
층간절연막(169) 상에 컬러 필터(CF1, CF2)와 보호층(175)이 배치된다.
도 3을 참조하면, 제1 기판(111)상에 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)가 배치된다. 제1 컬러필터(CF1)와 제2 컬러필터(CF2)의 경계부에서 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 서로 중첩한다.
컬러 필터들(CF1, CF2)은 제1 및 제2 화소 전극(PE1, PE2)과 중첩하여 배치되며, 화소(PX1, PX2)를 투과하는 광에 색을 제공한다. 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 서로 다른 컬러를 가지며, 각각 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나일 수 있다. 제1 컬러필터(CF1)와 제2 컬러필터(CF2)중 어느 하나는 백색 컬러 필터일 수 있다.
본 발명의 제1 실시예에 따른 액정표시장치(10)는 박막트랜지스터(T1, T2, T3)와 컬러필터들(CF1, CF2)이 동일한 기판상에 배치된 COA(color filter on array)구조를 가진다.
층간절연막(169) 및 컬러필터들(CF1, CF2)상에 보호층(175)이 배치된다. 보호층(175)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 보호층(175)은 1.0~2.5㎛의 두께를 가질 수 있다.
보호층(175)은 오목부(195)를 갖는다. 보호층(175)의 오목부(195)는 후술된다.
보호층(175)은 노광 부위가 잔존하고 비노광 부위가 현상되는 네가티브형(negative type)의 감광성 조성물에 의하여 만들어질 수 있다. 보호층(175)이 포지티브형(positive type) 감광성 조성물로 만들어질 수도 있음은 물론이다. 예를 들어, 보호층(175)은 감광성 유기물로 만들어질 수 있다. 보호층이 감광성 유기물로 만들어지는 경우, 보호층(175)을 유기막이라고도 한다.
보호층(175)은 제1 내지 제3 박막트랜지스터(T1, T2, T3)와 컬러필터들(CF1, CF2)의 상부를 평탄화하는 역할을 한다. 따라서 보호층(175)을 평탄화막이라고도 한다.
층간절연막(169) 및 보호층(175)의 일부가 제거되어, 제1 드레인 전극(DE1)의 일부를 드러내는 제1 컨택홀(H1) 및 제2 드레인 전극(DE2)의 일부를 드러내는 제2 컨택홀(H2)이 만들어진다.
보호층(175)상에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 배치된다. 제1 화소 전극(PE1)은 제1 컨택홀(H1)을 통하여 제1 드레인 전극(DE1)과 전기적으로 연결된다. 제2 화소전극(PE2)은 제2 컨택홀(H2)을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결된다.
도 1 및 도 2를 참조하면, 제1 및 제2 화소 전극(PE1, PE2)은 각각 십자 형상의 줄기부 및 줄기부로부터 연장된 복수의 가지부들을 포함한다.
제1 및 제2 화소 전극(PE1, PE2)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 제1 및 제2 화소 전극(PE1, PE2)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어 질 수 있다.
보호층(175)의 오목부(195)에 차광부(190)가 배치되며, 차광부(190)에 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 배치된다.
차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)는 후술된다.
도시되지 않았지만, 제1 및 제2 화소 전극(PE1, PE2) 및 차광부(190) 상에 하부 배향막이 배치될 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함할 수 있다.
제2 기판(112)은 투명한 유리 또는 플라스틱 등으로 된 절연 기판이다.
공통 전극(CE)은 제2 기판(112) 상에 배치된다. 공통 전극(CE)은 ITO (indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어질 수 있다.
도시되지 않았지만, 공통 전극(CE)상에 상부 배향막이 배치될 수 있다. 상부 배향막은 전술된 하부 배향막과 동일한 물질로 만들어질 수 있다.
제1 기판(111)과 제2 기판(112) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 제1 기판(111)의 하부면과 제2 기판(112)의 하부면에 각각 편광판이 배치될 수 있다.
메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)에 의하여 확보된 제1 기판(111)과 제2 기판(112) 사이의 이격 공간에 액정층(LC)이 개재된다.
액정층(LC)은 액정 분자를 포함할 수 있다. 액정층(LC)의 액정 분자는 그 장축 방향이 제1 기판(111)과 제2 기판(112) 중 어느 하나와 평행하게 배열되어 있고, 그 방향이 제1 기판(111)의 배향막의 러빙 방향으로부터 제2 기판(112)에 이르기까지 나선상으로 90도 비틀린 구조를 가질 수 있다. 또는, 액정층(LC)은 수직 배향된 액정 분자들을 포함할 수도 있다.
이하, 도 4를 참조하여 화소의 동작을 설명한다. 도 4는 도 2의 화소(PX1)에 대한 등가 회로도이다. 도 1에 도시된 화소들은 동일하게 동작할 수 있다.
도 4를 참조하면, 화소(PX1)는 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)를 포함한다.
제1 서브 화소(SPX1)는 제1 박막 트랜지스터(T1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 제1 박막 트랜지스터(T1)는 게이트 라인(GL)에 연결된 제1 게이트 전극(GE1), 데이터 라인(DL)에 연결된 제1 소스 전극(SE1), 및 제1 액정 커패시터(Clc1)와 제1 스토리지 커패시터(Cst1)에 연결된 제1 드레인 전극(DE1)을 포함한다.
앞서 설명한 바와 같이 제1 박막 트랜지스터(T1)의 제1 드레인 전극(DE1)은 제1 화소 전극(PE1)에 연결된다. 제1 액정 커패시터(Clc1)는 액정층(LC)을 사이에 두고 제1 화소 전극(PE1)과 공통 전극(CE)에 의해 형성된다. 제1 화소 전극(PE1)은 제1 스토리지 라인(SL1), 제1 스토리지 전극(STE1)과 부분적으로 중첩되어 제1 스토리지 커패시터(Cst1)를 형성한다.
제2 서브 화소(SPX2)는 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다. 제2 박막 트랜지스터(T2)는 게이트 라인(GL)에 연결된 제2 게이트 전극(GE2), 데이터 라인(DL)에 연결된 제2 소스 전극(SE2), 및 제2 액정 커패시터(Clc2)와 제2 스토리지 커패시터(Cst2)에 연결된 제2 드레인 전극(DE2)을 포함한다.
앞서 설명한 바와 같이 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)은 제2 화소 전극(PE2)에 연결된다. 제2 액정 커패시터(Clc2)는 액정층(LC)을 사이에 두고 제2 화소 전극(PE2)과 공통 전극(CE)에 의해 형성된다. 제2 화소 전극(PE2)은 제2 스토리지 라인(SL2) 및 제2 스토리지 전극(STE2)과 부분적으로 중첩되어 제2 스토리지 커패시터(Cst2)를 형성한다.
제3 박막 트랜지스터(T3)는 대응하는 게이트 라인(GL)에 연결된 제3 게이트 전극(GE3), 스토리지 전압(Vcst)을 제공받는 제3 소스 전극(SE3), 및 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)과 공통으로 제2 화소 전극(PE2)에 연결된 제3 드레인 전극(DE3)을 포함한다.
앞서 설명한 바와 같이, 제3 소스 전극(SE3)은 제1 스토리지 전극(STE1)에 전기적으로 연결되어 스토리지 전압(Vcst)을 제공받는다. 공통 전극(CE)은 공통 전압(Vcom)을 수신하고, 제1 및 제2 스토리지 라인들(SL1, SL2)은 스토리지 전압(Vcst)을 수신한다.
게이트 라인(GL)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 박막 트랜지스터들(T1, T2, T3)은 턴 온 된다.
턴 온된 제1 박막 트랜지스터(T1)를 통해 데이터 전압이 제1 서브 화소(SPX1)에 제공된다. 구체적으로 데이터 라인(DL)을 통해 수신된 데이터 전압은 턴 온된 제1 박막 트랜지스터(T1)를 통해 제1 서브 화소(SPX1)의 제1 화소 전극(PE1)에 제공된다.
제1 액정 커패시터(Clc1)에는 데이터 전압에 대응되는 제1 화소 전압이 충전된다. 구체적으로, 제1 화소 전극(PE1)에 제공되는 데이터 전압과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 제1 액정 커패시터(Clc1)에 충전된다. 따라서, 제1 서브 화소(SPX1)에는 제1 화소 전압이 충전된다.
턴 온 된 제2 박막 트랜지스터(T2)를 통해 데이터 전압이 제2 서브 화소(SPX2)에 제공되고, 턴 온 된 제3 박막 트랜지스터(T3)를 통해 스토리지 전압(Vcst)이 제2 서브 화소(SPX2)에 제공된다.
데이터 전압의 전압 레벨의 범위는 스토리지 전압(Vcst)의 전압 레벨의 범위보다 넓게 설정된다. 공통 전압(Vcom)은 데이터 전압의 전압 레벨의 범위의 중간 값을 갖도록 설정될 수 있다. 데이터 전압과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값은 스토리지 전압(Vcst)과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값보다 크게 설정될 수 있다.
제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 사이의 접점 전압은 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)의 턴 온시 저항 상태의 저항값에 의해 분압된 전압이다. 즉, 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 사이의 접점 전압은 대략 턴 온 된 제2 박막 트랜지스터(T2)를 통해 제공되는 데이터 전압 및 턴 온 된 제3 박막 트랜지스터(T3)를 통해 제공되는 스토리지 전압(Vcst)의 중간 정도의 전압 값을 가진다. 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 사이의 접점 전압이 제2 화소 전극(PE2)에 제공된다. 즉, 데이터 전압과 스토리지 전압(Vcst)의 중간값에 해당하는 전압이 제2 화소 전극(PE2)에 제공된다.
제2 화소 전극(PE2)에 제공되는 전압과 공통 전극(CE)에 제공되는 공통 전압(Vcom)의 레벨차이에 대응되는 제2 화소 전압이 제2 액정 커패시터(Clc2)에 충전된다. 즉, 제1 화소 전압보다 작은 값을 갖는 제2 화소 전압이 제2 액정 커패시터(Clc2)에 충전된다. 따라서, 제2 서브 화소(SPX2)에 제1 화소 전압보다 작은 제2 화소 전압이 충전된다.
이러한 구동에 의해 관찰자는 화소(PX1)에 충전된 제1 화소 전압 및 제2 화소 전압의 중간값에 대응되는 계조를 시인할 수 있다.
이하, 오목부(195), 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)를 상세히 설명한다.
오목부(195)는 보호층(175)에 형성된다. 도 1 및 도 3을 참조하면, 오목부(195)는 게이트 라인(GL), 박막트랜지스터(T1, T2, T3) 및 데이터 라인(DL)의 상부에 배치된다. 그러나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 오목부(195)가 다른 영역에 배치될 수도 있다.
보호층(175)이 컨택홀(H1, H2)과 오목부(195)를 갖기 때문에, 보호층(175)은 3개의 단차를 가진다. 이러한 보호층(175)은 감광성 조성물 및 3개의 서로 다른 광투과도를 가진 영역을 포함하는 3톤(tone) 마스크를 이용하는 포토리소그래피 방법에 의해 만들어질 수 있다. 보호층 형성 방법은 후술된다.
도 2, 도 3 및 도 10e를 참조하면, 컨택홀(H1, H2)은 오목부(195)에 형성된다. 컨택홀(H1, H2)이 오목부(195)가 아닌 영역에 형성되는 경우와 비교하여, 컨택홀(H1, H2)이 오목부(195)에 형성되는 경우, 오목부(195)의 깊이(d1)만큼 컨택홀(H1, H2) 깊이가 작아진다. 따라서, 컨택홀(H1, H2) 상부를 기준으로 컨택홀(H1, H2)은 작은 지름을 가질 수 있으며, 높은 정밀도로 미세하게 만들어질 수 있다.
차광부(190)는 보호층(175)의 오목부(195)에 배치된다.
메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)는 차광부(190)로부터 돌출되어 차광부(190)상에 배치된다.
메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)는 차광부(190)와 동일한 재료로 만들어질 수도 있고, 다른 재료로 만들어질 수도 있다. 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 동일한 재료로 일괄 형성되는 것이 공정상 유리하다. 이 때, 포토리소그래피 방법이 적용될 수 있다.
메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 동시에 일괄 형성되어 이루어진 구조를 블랙 컬럼 스페이서(Black Column Spacer) 구조라 한다. 본 발명의 제1 실시예에 따른 액정표시장치(10)는 블랙 컬럼 스페이서 구조를 갖는다.
차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)는 비노광부가 현상되는 네가티브(negative) 타입의 감광성 조성물로 만들어질 수 있다. 차광부(190) 형성에 사용되는 감광성 조성물은, 예를 들어, 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료 또는 블랙 수지(black resin) 등이 사용될 수 있으며, 예를 들어, 카본 블랙(carbon black)이 사용될 수 있다. 이하, 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192) 형성용 감광성 조성물을 "차광재료"라 한다.
차광부(190)는 제1 및 제2 화소 전극(PE1, PE2) 이외의 영역에 배치되며, 제1 및 제2 화소 전극(PE1, PE2)의 가장자리와 일부 중첩할 수 있다. 차광부(190)는 제1 및 제2 화소 전극(PE1, PE2)과 중첩되지 않을 수도 있다.
차광부(190)는 백라이트 유닛(미도시)으로부터 공급되는 광이 외부로 통과되는 것을 방지하며, 또한 외부로부터의 광이 게이트 라인(GL), 데이터 라인(DL) 또는 박막 트랜지스터(T1, T2, T3)에 조사되는 것을 방지한다. 차광부(190)는 블랙 매트릭스(black matrix)라고도 불려진다.
도 1 및 도 3을 참조하면, 차광부(190)는 게이트 라인(GL), 박막트랜지스터(T1, T2, T3) 및 데이터 라인(DL)의 상부에 배치된다. 따라서, 차광부(190)는 게이트 라인(GL)과 데이터 라인(DL) 따라 배치된 메시(mesh) 형태의 평면을 가질 수 있다. 즉, 차광부(190)는 메시 형태의 패턴을 가질 수 있다. 그러나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 차광부(190)는 게이트 라인(GL) 상부에만 배치될 수도 있다. 즉, 차광부(190)는 라인 형태의 패턴을 가질 수도 있다.
차광부(190)가 오목부(195)에 배치되기 때문에, 오목부(195)의 깊이 만큼 차광부(190)의 두께가 증가될 수 있다.
차광부(190)의 두께가 지나치게 얇은 경우, 차광부(190) 형성과정에서 차광 재료가 충분히 가교(cross-link)되지 않아, 피착 대상물로부터 차광 재료가 리프트 오프(lift-off)되는 불량이 발생될 수 있다. 본 발명의 제1 실시예에 따르면, 차광부(190)의 두께가 충분히 확보될 수 있기 때문에, 차광부(190) 형성 과정에서 차광 재료가 리프트 오프되는 불량이 방지될 수 있다.
또한, 차광부(190)의 두께가 증가되는 경우, 차광부(190)의 광 차단 능력이 향상된다.
오목부(195)는 차광부(190)의 위치를 정의한다. 따라서, 오목부(195)에 의해 차광부(190)의 얼라인 정밀도가 향상될 수 있다.
또한, 오목부(195)는 차광 재료에 대해 댐(dam) 역할을 할 수 있다. 일반적으로, 차광 재료에 의해 차광부(190) 형성용 패턴이 만들어진 후, 차광 재료가 경화(curing)되어 차광부(190)가 완성된다. 그런데, 경화 과정에서 차광 재료의 일부가 유동성을 가져 주변으로 번질 수 있다. 이를 리플로우(Reflow)라고도 한다. 본 발명의 제1 실시예에 따르면, 오목부(195)가 댐(dam) 역할을 하여, 리플로우된 차광 재료가 다른 영역으로 확장되는 것을 방지한다. 따라서, 차광부(190)의 패턴 정밀도가 향상된다. 본 발명의 제1 실시예에 따른 오목부(195) 및 차광부(195)가 이용되는 경우, 표시장치의 고해상도화가 가능하다.
또한, 차광부(190)가 오목부(195)에 배치되기 때문에, 차광부(190)은 액정 주입 과정에서 액정의 흐름에 큰 장애가 되지 않는다.
차광부(190)의 두께(t1)는 오목부(195)의 깊이(d1)보다 클 수도 있고 작을 수도 있다. 도 3에, 차광부(190)의 두께(t1)가 오목부(195)의 깊이(d1)보다 큰 것으로 표현되어 있지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다.
오목부(195)는 차광부(190)의 두께(t1) 대비 10 내지 200%의 깊이(d1)를 가질 수 있다. 구체적으로, 오목부(195)는 0.2㎛ 내지 2㎛의 깊이(d1)를 가질 수 있다. 보다 구체적으로, 오목부(195)는 0.5㎛ 내지 1.0㎛의 깊이(d1)를 가질 수 있다.
차광부(190)는 0.5 내지 2.5㎛의 높이(t1)를 가질 수 있다. 보다 구체적으로, 차광부(190)는 0.5 내지 1.5㎛의 높이(t1)를 가질 수 있다.
메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)는 서로 이격되어 배치되며, 차광부(190) 표면을 기준으로 높이 차를 가진다. 차광부(190)의 표면을 기준으로 메인 컬럼 스페이서(191)의 높이(h1)는 서브 컬럼 스페이서(192)의 높이(h2)보다 크다.
메인 컬럼 스페이서(191)는 제1 기판(111)과 제2 기판(112)을 실질적으로 지지하여 이격공간을 확보한다. 서브 컬럼 스페이서(192)는 메인 컬럼 스페이서(191)의 역할을 보조한다. 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)는 제1 기판(111)과 제2 기판(112) 사이의 간격을 일정하게 유지하여, 액정표시장치(10)의 동작 특성을 개선한다.
구체적으로, 액정표시장치(10)의 제1 기판(111)과 제2 기판(112) 사이에 형성된 공간의 간격을 셀 갭(Cell Gap)이라 하며, 이러한 셀 갭은 액정표시장치의 응답 속도, 대비비, 시야각, 휘도 균일성 등의 특성에 영향을 미친다. 액정표시장치(10)의 화면 전체에 걸쳐 균일한 영상이 표시되도록 하기 위해 제1 기판(111)과 제2 기판(112) 사이의 영역에 걸쳐서 균일한 셀 갭이 유지되도록 하는 것이 필요하다.
도 3을 참조하면, 보호층(175)과 공통 전극(CE) 사이의 간격이 셀 갭(cell gap)으로 정의될 수 있다. 셀 갭은 일반적으로 3 내지 4㎛이며, 보다 구체적으로 3.2㎛ 내지 3.4㎛이다.
차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)는 셀 갭의 높이 범위인 3㎛ 내지 4㎛의 범위, 보다 구체적으로 3.2㎛ 내지 3.4㎛의 범위 내에서 서로 다른 높이를 갖도록 만들어진다. 따라서, 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192) 형성을 위해, 정밀한 패터닝이 필요하다.
본 발명의 제1 실시예에 따르면, 보호층(175)의 오목부(195)에 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 위치한다. 따라서, 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 배치되는 공간의 간격이 오목부(195)의 깊이만큼 증가한다. 그에 따라, 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192) 사이에 높이 차를 만드는 것이 용이해진다.
구체적으로, 보호층(175) 상에 차광 재료가 일괄 도포되고, 차광재료가 선택적으로 노광 및 현상되어 차광부(190), 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)가 만들어지는데, 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)가 형성될 부분에는 다른 부분보다 차광 재료가 두껍게 배치된다(도 10h 참조). 두껍게 배치된 차광재료를 이용하여 패터닝을 하는 경우, 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)의 높이 차이를 크게 할 수 있어, 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)의 형성이 용이해진다.
한편, 정밀한 패터닝을 위해 광의 세기에 따른 노광 정도의 차가 명확하게 구별되는 광투과도가 높은 차광재료가 사용되는 것이 유리하다.
본 발명의 제1 실시예에 따르면, 광투과도가 높은 차광 재료가 사용될 수 있다. 즉, 카본 블랙과 같은 블랙 안료의 함량이 적은 차광 재료가 사용되어 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 만들어질 수 있다. 본 발명의 제1 실시예에 따르면, 차광 재료로, 1㎛의 두께에서 365nm 파장을 갖는 광(예; i-ray)에 대한 광학밀도가 2 이하, 보다 구체적으로 약 1.3 이하인 감광성 재료가 사용될 수 있다.
본 발명의 제1 실시예에 따르면 차광부(190)가 비교적 큰 두께를 가질 수 있기 때문에, 광투과도가 높은 차광 재료가 사용되더라도 차광부(190)의 차광 능력이 저하되지 않는다. 또한, 광투과도가 높은 차광 재료가 사용됨으로써 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)의 높이 차가 용이하게 구현될 수 있다.
메인 컬럼 스페이서(191)는 차광부(190)의 표면을 기준으로 2㎛ 내지 4㎛의 높이를 가질 수 있다. 보다 구체적으로, 메인 컬럼 스페이서(191)는 차광부(190)의 표면을 기준으로 2.5㎛ 내지 3.5㎛의 높이를 가질 수 있다.
서브 컬럼 스페이서(192)는 차광부(190)의 표면을 기준으로 1㎛ 내지 3.5㎛의 높이를 가질 수 있다. 보다 구체적으로, 서브 컬럼 스페이서(192)는 차광부(190)의 표면을 기준으로 1.5㎛ 내지 3㎛의 높이를 가질 수 있다.
메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192) 중 적어도 하나는 박막트랜지스터(T1, T2, T3) 중 적어도 하나와 중첩할 수 있다. 도 1 및 도 3을 참조하면, 메인 컬럼 스페이서(191)는 제3 박막트랜지스터(T3)상에 배치되며, 서브 컬럼 스페이서(192)는 제1 박막트랜지스터(T1)상에 배치된다.
도 5를 참조하면, 오목부(195)는 데이터 라인(DL)상에도 배치될 수 있다. 이 때, 오목부(195)의 바닥면과 데이터 라인(DL) 사이의 거리는 1.5㎛ 내지 5㎛ 정도가 될 수 있다. 보다 구체적으로, 오목부(195)의 바닥면과 데이터 라인(DL) 사이의 거리는 2㎛ 내지 3㎛ 정도가 될 수 있다.
도 5를 참조하면, 제1 및 제2 화소 전극(PE1, PE2)은 오목부(195)보다 높은 보호층(175)의 볼록한 표면에 배치된다. 따라서, 보호층(175)에 오목부(195)가 형성되더라도 데이터 라인(DL)과 제1 및 제2 화소 전극(PE1, PE2) 사이의 이격 거리가 충분히 확보될 수 있기 때문에, 데이터 라인(DL)과 제1 및 제2 화소 전극(PE1, PE2)의 상호작용에 의한 R-C 딜레이가 방지될 수 있다.
또한, 도 3 및 도 5를 참조하면, 보호층(175)의 하부, 즉, 제1 기판(111)과 보호층(175) 사이에 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)가 배치되며, 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)의 경계부에서 제1 컬러필터(CF1)와 제2 컬러필터(CF2)가 서로 중첩한다. 오목부(195)는 제1 컬러필터(CF1)와 제2 컬러필터(CF2)의 중첩 영역에 배치된다. 그러나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 제1 컬러필터(CF1)와 제2 컬러필터(CF2)의 중첩 영역에 오목부(195) 및 차광부(190)가 배치되지 않을 수도 있다.
이하, 도 6을 참조하여 본 발명의 제2 실시예를 설명한다. 도 6은 본 발명의 제2 실시예에 따른 표시장치의 단면도이다.
도 6의 표시장치(20)는, 제1 기판(111), 제1 기판(111)상에 배치된 제1 컬러필터(CF1), 제1 기판(111)상에 배치되며 제1 컬러필터(CF1)와 다른 컬러를 갖는 제2 컬러필터(CF2), 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)상에 배치되며 오목부(195)를 갖는 보호층(175), 및 보호층(175)의 오목부(195)에 배치된 차광부(190)를 포함한다. 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 경계부에서 서로 중첩하며, 오목부(195)는 제1 컬러필터(CF1)와 제2 컬러필터(CF2)의 중첩 영역을 따라 배치된다.
도 6을 참조하면 오목부(195)는 d2의 깊이를 가지며, 오목부(195)에 배치된 차광부(190)는 t2의 두께를 가진다. 오목부(195)의 깊이 d2는 차광부(190)의 두께 t2보다 크거나 같을 수 있다. 즉, "d2 ≥ t2" 이다.
이하, 도 7을 참조하여 본 발명의 제3 실시예를 설명한다. 중복을 피하기 위해 이미 설명된 구성요소에 대한 상세한 설명은 생략된다.
도 7은 본 발명의 제3 실시예에 따른 표시장치의 단면도이다. 본 발명의 제3 실시예에 따른 표시장치는 액정표시장치(30)이며, 제2 기판(112)상에 컬러필터(CF1, CF2)가 배치되어 있다는 것을 제외하고 본 발명의 제1 실시예에 따른 액정표시장치(10)와 동일한 구조를 갖는다.
본 발명의 제3 실시예에 따른 액정표시장치(30)는 제1 기판(111), 제2 기판(112) 및 액정층(LC)을 포함한다.
제1 기판(111)상에 제1 내지 제3 박막트랜지스터(T1, T2, T3), 보호층(175), 제1 화소 전극(PE1), 제2 화소 전극(PE2), 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 배치된다.
제2 기판(112)상에 컬러필터(CF1, CF2), 오버 코팅층(115) 및 공통 전극(CE)이 배치된다.
각각의 컬러필터(CF1, CF2)는 화소(PX1, PX2)의 상부에 각각 배치된다. 컬러필터(CF1, CF2)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터 중 어느 하나일 수 있다.
컬러필터(CF1, CF2) 상에 오버 코팅층(115)이 배치된다. 오버 코팅층(115)은 컬러필터(CF1, CF2)의 상부를 평탄화하면서, 컬러필터(CF1, CF2)를 보호한다.
오버 코팅층(115)상에 공통 전극(CE)이 배치된다.
액정층(LC)은 제1 기판(111)과 제2 기판(112) 사이에 배치된다.
이하, 도 8 및 도 9를 참조하며, 본 발명의 제4 실시예를 설명한다.
도 8은 본 발명의 제4 실시예에 따른 표시장치의 평면도이고, 도 9는 도 8의 III-III'를 따라 자른 단면도이다.
본 발명의 제4 실시예에 따른 표시장치는 액정표시장치(40)이다. 본 발명의 제4 실시예에 따른 액정표시장치(20)는 제1 기판(111), 제1 기판(111)과 대향하여 배치된 제2 기판(112) 및 제1 기판(111)과 제2 기판(112) 사이에 배치된 액정층(LC)을 포함한다.
도 8 및 도 9를 참조하면, 액정표시장치(40)는 복수개의 화소(PX1, PX2, PX3)를 포함한다. 화소(PX1, PX2, PX3)는 각각 화소전극(PE)을 포함한다.
제1 기판(111)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 와 같은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
제1 기판(111) 상에 게이트 신호를 전달하는 게이트 라인(GL)이 배치된다. 게이트 라인(GL)은 일 방향, 예를 들어, 제1 방향인 가로 방향으로 뻗어 있다. 게이트 전극(GE)은 게이트 라인(GL)으로부터 돌출된 구조를 구조를 갖는다.
제1 기판(111), 게이트 라인(GL) 및 게이트 전극(GE) 상에 게이트 절연막(130)이 배치된다.
게이트 절연막(130)상에, 박막 트랜지스터(T)의 채널 형성을 위한 반도체층(SM)이 배치된다. 반도체층(SM)의 적어도 일부는 게이트 전극(GE)과 중첩한다.
게이트 절연막(130) 상에 데이터 라인(DL)이 배치된다. 데이터 라인(DL)은 게이트 라인(GL)과 교차하는 방향, 예컨대, 제2 방향인 세로 방향을 따라 배치된다.
소스 전극(SE)은 데이터 라인(DL)으로부터 분기되어 반도체층(SM)의 상부까지 연장된다. 드레인 전극(DE)은 소스 전극(SE)과 이격되고 박막트랜지스터(T)의 채널 영역을 중심으로 소스 전극(SE)과 대향하여 반도체층(SM)의 상부에 배치된다.
게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 반도체층(SM)에 의해 박막트랜지스터(T)가 구성된다.
박막트랜지스터(T)에 층간절연막(169)이 배치된다.
층간절연막(169) 상에 제1 컬러 필터(미도시), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)가 배치된다. 여기서, 제1 컬러 필터(미도시)는 적색 컬러필터이고, 제2 컬러 필터(CF2)는 녹색 컬러필터이고, 제3 컬러 필터(CF3)는 청색 컬러필터이다. 컬러필터로 백색 컬러 필터(미도시)가 사용될 수도 있다.
각각의 컬러필터(CF2, CF3)는 박막트랜지스터(T)와 중첩할 수도 있고 중첩하지 않을 수도 있다. 도 9를 참조하면, 각각의 컬러필터(CF2, CF3)는 박막트랜지스터(T)와 중첩하지 않는 영역에 배치된다. 도 9를 참조하면, 제2 컬러 필터(CF2)와 제3 컬러 필터(CF3)는 경계부에서 서로 중첩한다.
층간절연막(169) 및 컬러필터(CF2, CF3)의 상에 보호층(175)이 배치된다. 보호층(175)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity) 유기물 또는 실리콘계 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
층간절연막(169) 및 보호층(175)의 일부가 제거되어, 드레인 전극(DE)의 일부를 드러내는 컨택홀이 만들어진다.
보호층(175)상에 화소전극(PE)이 배치된다. 화소전극(PE)은 컨택홀을 통하여 드레인 전극(DE)과 전기적으로 연결된다.
보호층(175)은 하나 이상의 오목부(195)를 가진다.
도 8 및 도 9를 참조하면, 오목부(195)는 게이트 라인(GL), 박막트랜지스터(T) 및 데이터 라인(DL)의 상부에 배치된다.
오목부(195)에 차광부(190)가 배치된다. 차광부(190)로부터 돌출되어 차광부(190)상에 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)가 배치된다.
차광부(190)는 화소 전극(PE) 이외의 영역에 배치되며, 화소전극(PE)의 가장자리와 일부 중첩할 수 있다. 차광부(190)는 화소전극(PE)과 중첩하지 않을 수도 있다. 예를 들어, 차광부(190)는 게이트 라인(GL)과 데이터 라인(DL)을 따라 배치된 메시(mesh) 구조의 평면, 즉 메시 형태의 패턴을 가질 수 있다.
또한, 차광부(190)는 게이트 라인(GL) 상부에만 배치될 수도 있다. 이 경우, 오목부(195) 역시 게이트 라인(GL) 상부에만 배치될 것이다.
메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)는 차광부(190)으로부터 돌출된 구조를 가진다. 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192)는 높이 차를 가지며 서로 이격되어 배치된다. 차광부(190)의 표면을 기준으로 메인 컬럼 스페이서(191)는 서브 컬럼 스페이서(192)보다 큰 높이를 갖는다.
본 발명의 제4 실시예에 따르면, 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)는 동일 재료에 의해 동일 공정으로 만들어진다.
제2 기판(112)은 투명한 유리 또는 플라스틱 등으로 된 절연 기판이다.
공통 전극(CE)은 제2 기판(112) 상에 배치된다.
컬럼 스페이서(191, 192)에 의하여 확보된 제1 기판(111)과 제2 기판(112) 사이의 이격 공간에 액정층(LC)이 개재된다.
이하, 도 10a 내지 10i를 참조하여 본 발명의 제1 실시예에 따른 액정표시장치(10)의 제조방법을 설명한다. 도 10a 내지 10i는 본 발명의 제1 실시예에 따른 액정표시장치(10)의 제조 공정도이다.
도 10a를 참조하면, 투명한 유리 또는 플라스틱 등으로 된 제1 기판(111)상에 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제3 박막트랜지스터(T3)가 형성된다.
구체적으로, 제1 기판(111)상에 게이트 라인(GL) 및 제1 내지 제3 게이트 전극(GE1, GE2, GE3)이 형성된다. 또한, 제1 기판(111)상에 제1 및 제2 스토리지 라인(SL1, SL2) 및 제1 및 제2 스토리지 전극(STE1, STE2)이 형성된다.
제1 기판(111) 상에 게이트 라인(GL), 제1 내지 제3 게이트 전극(GE1, GE2, GE3), 제1 및 제2 스토리지 라인(SL1, SL2), 및 제1 및 제2 스토리지 전극(STE1, STE2)를 덮도록 게이트 절연막(130)이 형성된다.
게이트 절연막(130)상에 제1 내지 제3 게이트 전극(GE1, GE2, GE3)과 적어도 일부 중첩되는 제1 내지 제3 반도체층(SM1, SM2, SM3)이 각각 형성된다.
또한, 게이트 절연막(130) 상에 게이트 라인(GL)과 교차하는 데이터 라인(DL)이 형성되고, 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)가 형성된다.
도 10b를 참조하면, 게이트 절연막(130) 및 제1 내지 제3 박막트랜지스터(T1, T2, T3)상에 층간절연막(169)이 형성되고, 층간절연막(169)상에 컬러필터(CF1, CF2)가 형성된다. 컬러필터(CF1, CF2)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터 중 어느 하나일 수 있다.
컬러필터(CF1, CF2)를 형성하는 단계는 제1 기판(111)상의 층간절연막(169)상에 제1 컬러필터(CF1)를 형성하는 단계 및 제1 기판(111)상의 층간절연막(169)상에 제1 컬러필터(CF1)와 다른 컬러를 갖는 제2 컬러필터(CF2)를 형성하는 단계를 포함할 수 있다. 이 때, 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 경계부에서 서로 중첩한다.
도 10c를 참조하면, 제1 내지 제3 박막트랜지스터(T1, T2, T3) 및 컬러필터(CF1, CF2) 상에 보호층 형성용 제1 감광성 조성물(171)이 도포된다.
제1 감광성 조성물(171)은 노광부가 잔존하고, 비노광부가 현상되는 네가티브(negative type)형 감광성 수지 조성물이다. 제1 감광성 조성물(171)에 의해 만들어진 보호층(175)은 유기막이다.
그러나, 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 광조사에 의해 현상액에 대한 용해성이 증가하는 포지티브형(positive type) 감광성 수지 조성물이 제1 감광성 조성물(171)로 사용될 수도 있음은 물론이다.
제1 감광성 조성물은, 예를 들어, 바인더 수지, 중합성 모노머, 중합성 올리고머, 분산제, 광 개시제를 포함할 수 있다.
도 10d를 참조하면, 제1 감광성 조성물(171)과 이격되어 제1 감광성 조성물(171) 상에 제1 노광 마스크(401)가 배치되고, 제1 노광 마스크(401)를 통해 제1 감광성 조성물(171)에 광(L)이 조사되어 노광이 이루어진다.
제1 노광 마스크(401)는 투명기재(410)상에 배치된 투과 패턴(420), 반투과 패턴(430), 차단 패턴(440)을 포함한다. 이러한 제1 노광 마스크(401)는 3톤(tone) 마스크이다.
제1 노광 마스크(401)의 차단 패턴(440)은 컨택홀(H1, H2) 형성 영역의 상부에 위치하고, 반투과 패턴(430)은 보호층(175)의 오목부(195) 형성 영역의 상부에 위치하고, 투과 패턴(420)은 컨택홀(185) 형성 영역과 오목부(195) 형성 영역 이외의 영역의 상부에 위치한다.
제1 노광 마스크(401)의 투과 패턴(420)는 95% 이상의 광투과도를 가질 수 있으며, 차광 패턴(440)는 5% 이하의 광투과도를 가질 수 있으며, 반투과 패턴(430)은 50 내지 60%의 광투과도를 가질 수 있다. 투과 패턴(420), 차단 패턴(440) 및 반투과 패턴(430)의 광투과도는 제1 감광성 조성물(171)의 종류에 따라 달라질 수 있다.
제1 감광성 조성물(171)의 종류에 따라, 투과 패턴(420)은 90% 내지 100%의 광투과도를 가질 수 있고, 차단 패턴(440)는 0 내지 1%의 광투과도를 가질 수 있고, 반투과 패턴(430)은 30 내지 40%의 광투과도를 가질 수 있다. 또한, 반투과 패턴(430)은 60 내지 70%의 광투과도를 가질 수도 있다.
반투과 패턴(430)과 차단 패턴(440)은 차광 물질의 도포에 의해 만들어질 수 있다. 예를 들어, 투명기재(410)상에 배치되는 차광 물질의 농도 조절에 의해 반투과 패턴(430)의 광투과도가 조정될 수 있다.
또한, 반투과 패턴(430)은 투광영역과 차광슬릿(미도시)이 교대로 배치된 구조를 가질 수도 있다. 이 경우, 반투과 패턴(430)의 광투과도는 투광영역과 차광슬릿의 간격 조절에 의해 조정될 수 있다.
도 10e를 참조하면, 노광된 제1 감광성 조성물(171)이 현상액에 의해 현상되고 경화되어 보호층(175)이 형성된다.
구체적으로, 제1 노광 마스크(401)의 차단 패턴(440) 하부에 위치하는 제1 감광성 조성물(171) 및 층간절연막(169)이 제거되어 제1 및 제2 드레인 전극(DE1, DE2)의 일부를 드러내는 제1 및 제2 컨택홀(H1, H2)이 각각 만들어진다. 또한, 제1 노광 마스크(401)의 반투과 패턴(430) 하부에 위치하는 제1 감광성 조성물(171)의 일부가 제거되어 d1의 깊이를 갖는 오목부(195)가 만들어진다. 오목부(195)는 게이트 라인(GL)과 데이터 라인(GL)을 따라 형성될 수 있으며, 제1 컬러필터(CF1)와 제2 컬러필터(CF2)의 중첩영역 상에도 형성될 수 있다.
도 10f를 참조하면, 보호층(175) 상에 제1 컨택홀(H1)을 통하여 제1 드레인 전극(DE1)과 전기적으로 연결되는 제1 화소 전극(PE)이 형성되고, 제2 컨택홀(H2)을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결되는 제2 화소 전극(PE2)이 형성된다.
도 10g를 참조하면, 보호층(175)과 화소 전극(PE1, PE2)상에 차광부 형성용 제2 감광성 조성물(199)이 도포된다. 제2 감광성 조성물(199)은 네가티브 타입의 감광성 수지 조성물을 포함한다. 제2 감광성 조성물(199)은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료, 블랙 수지(black resin) 등이 사용될 수 있으며, 예를 들어 카본 블랙 등이 사용된다. 제2 감광성 조성물(199)은 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)를 함께 형성하기 위한 차광 재료이다.
도 10h를 참조하면, 제2 감광성 조성물(199)과 이격되어 제2 감광성 조성물(199) 상에 제2 노광 마스크(501)가 배치되고, 제2 노광 마스크(501)를 통해 제2 감광성 조성물(199)에 광(L)이 조사되어 노광이 이루어진다.
제2 노광 마스크(501)는 투명 기재(510)상에 배치된 투과 패턴(520), 제1 반투과 패턴(530), 제2 반투과 패턴(540) 및 차단 패턴(550)을 포함한다. 제2 노광 마스크(501)는 서로 다른 광투과도를 가진 4가지 영역을 포함하는 4톤(tone) 마스크이다.
제2 노광 마스크(501)의 투과 패턴(520)는 메인 컬럼 스페이서(191) 형성 영역의 상부에 위치하고, 제1 반투과 패턴(530)은 서브 컬럼 스페이서(192) 형성 영역의 상부에 위치하고, 제2 반투과 패턴(540)은 메인 컬럼 스페이서(191)와 서브 컬럼 스페이서(192) 이외의 차광부(190) 형성 영역에 위치하고, 차단 패턴(550)은 제1 및 제2 화소 전극(PE1, PE2) 영역의 상부에 위치한다.
제2 노광 마스크(501)의 투과 패턴(520)은 95% 이상의 광투과도를 가질 수 있고, 차단 패턴(550)은 5% 이하의 광투과도를 가질 수 있고, 제1 반투과 패턴(530)는 60 내지 70%의 광투과도를 가질 수 있고, 제2 반투과 패턴(540)은 30 내지 40%의 광투과도를 가질 수 있다.
제2 노광 마스크(501)의 투과 패턴(520), 차단 패턴(550) 및 제1 반투과 패턴(530) 및 제2 광투과 패턴(540)의 광투과도는 차광부(190)의 두께(t1), 제2 감광성 조성물(199)의 종류 등에 따라 달라질 수 있다. 예를 들어, 투과 패턴(520)은 100%의 광투과도를 가질 수 있고, 차단 패턴(550)은 0 내지 1%의 광투과도를 가질 수 있고, 제1 광투과 패턴(530)은 50 내지 60%의 광투과도를 가질 수 있고, 제2 반투과 패턴(540)은 20 내지 30%의 광투과도를 가질 수도 있다.
제1 반투과 패턴(530)과 제2 광투과 패턴(540)의 광투과도는 차광 물질의 농도 조절에 의해 조정될 수 있다. 또한, 제1 반투과 패턴(530) 및 제2 광투과 패턴(540)은 투광영역과 차광슬릿(미도시)이 교대로 배치된 구조를 가질 수도 있다. 이 경우, 제1 반투과 패턴(530) 및 제2 광투과 패턴(540)의 광투과도는 투광영역과 차광슬릿의 간격 조절에 의해 조정될 수 있다.
제2 노광 마스크는 4가지 패턴을 포함하기 때문에, 각 패턴간 투광도의 차이의 크기에 한계가 있다. 따라서, 4톤(tone) 마스크가 사용되는 경우 노광 단계에서 각 패턴에 대응되는 영역별 노광도의 차이가 크지 않기 때문에, 제2 감광성 조성물(199)이 광에 대한 감도가 우수해야 우수한 노광이 이루어진다. 이를 위해, 제2 감광성 조성물로 카본 블랙과 같은 검은 색 안료의 함량이 낮아 광의 강도 차이에 대한 민감도가 우수한 차광 재료가 사용된다. 이 때, 차광부(190)의 두께가 충분히 확보되도록 하여, 차광부(190)가 광차단 기능을 수행할 수 있도록 한다.
도 10i를 참조하면, 노광된 제2 감광성 조성물(199)이 현상액에 의해 현상된 후 경화되어, 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192)가 형성된다.
구체적으로, 현상에 의해 차광부(190) 형성용 패턴이 만들어진 후, 차광부 형성용(190) 패턴을 구성하는 차광 재료가 경화(curing)되어 차광부(190)가 완성된다. 경화 과정에서 차광 재료의 일부가 유동성을 가져 주변으로 확장되는 리플로우(Reflow)가 발생할 수 있다. 이 때, 오목부(195)가 댐(dam) 역할을 하여, 리플로우된 차광 재료가 다른 영역으로 확장되는 것을 방지한다. 따라서, 차광부(190)의 패턴 정밀도가 향상된다.
다음, 차광부(190), 메인 컬럼 스페이서(191) 및 서브 컬럼 스페이서(192) 상에 제1 기판(111)과 대향되도록 제2 기판(112)을 배치하고, 제1 기판(111)과 제2 기판(112) 사이에 액정층(LC)을 배치한다.
보다 상세하게는, 제2 기판(112)상에 공통전극(CE)을 형성한 후, 제1 기판(111)상에 액정층(LC)을 배치하고, 제1 기판(111)과 제2 기판(112)을 합착하면 도 3에 도시된 액정표시장치(10)가 만들어진다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술된 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
10, 20, 30, 40: 액정표시장치
111: 제1 기판 112: 제2 기판
130: 게이트 절연막 170: 컬러필터층
175: 보호층 190: 차광부
191: 메인 컬럼 스페이서 192: 서브 컬럼 스페이서
401: 제1 노광 마스크 501: 제2 노광 마스크
GL: 게이트 라인 DL: 데이터 라인
PE1: 제1 화소 전극 PE2: 제2 화소 전극
H1: 제1 콘택홀 H2: 제2 콘택홀
H3: 제3 콘택홀 T1: 제1 박막 트랜지스터
T2: 제2 박막 트랜지스터 T3: 제3 박막 트랜지스터
SPX1: 제1 서브 화소 SPX2: 제2 서브 화소

Claims (21)

  1. 제1 기판;
    제1 기판상에 제1 방향으로 연장되어 배치된 게이트 라인;
    상기 게이트 라인과 교차되는 제2 방향을 따라 연장되어 상기 제1 기판에 배치된 데이터 라인;
    상기 게이트라인 및 상기 데이터 라인과 연결된 박막트랜지스터;
    상기 게이트 라인, 상기 데이터 라인 및 박막트랜지스터상에 배치되며, 적어도 하나의 오목부를 갖는 보호층;
    상기 오목부에 배치된 차광부;
    상기 차광부로부터 돌출된 메인 컬럼 스페이서; 및
    상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서;
    를 포함하는 표시장치.
  2. 제1항에 있어서, 상기 메인 컬럼 스페이서는 상기 차광부의 표면을 기준으로 상기 서브 컬럼 스페이서보다 큰 높이를 갖는 표시장치.
  3. 제1항에 있어서, 상기 차광부, 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 동일한 물질로 이루어진 표시장치.
  4. 제1항에 있어서, 상기 오목부는 상기 차광부의 두께 대비 10% 내지 200%의 깊이를 갖는 표시장치.
  5. 제1항에 있어서, 상기 차광부는 0.5 내지 2.5㎛의 두께를 갖는 표시장치.
  6. 제1항에 있어서,
    상기 오목부의 적어도 일부는 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나와 중첩하는 표시장치.
  7. 제1항에 있어서, 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서 중 적어도 하나는 상기 박막트랜지스터와 중첩하는 표시장치.
  8. 제1항에 있어서, 상기 제1 기판과 상기 보호층 사이에 배치된 제1 컬러필터 및 제1 컬러필터와 다른 컬러를 갖는 제2 컬러필터를 더 포함하며,
    상기 제1 컬러필터와 상기 제2 컬러필터의 경계부에서 상기 제1 컬러필터와 상기 제2 컬러필터는 서로 중첩하며,
    상기 오목부의 적어도 일부는 제1 컬러필터와 상기 제2 컬러필터의 중첩 영역에 배치된 표시장치.
  9. 제1항에 있어서,
    상기 제1 기판과 대향하여 상기 차광부 상에 배치된 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 배치된 액정층;
    을 더 포함하는 표시장치.
  10. 제1 기판;
    상기 제1 기판상에 배치된 제1 컬러필터;
    상기 제1 기판상에 배치되며, 상기 제1 컬러필터와 다른 컬러를 갖는 제2 컬러필터;
    상기 제1 컬러필터 및 상기 제2 컬러필터상에 배치되며, 적어도 하나의 오목부를 갖는 보호층;
    상기 오목부에 배치된 차광부;를 포함하며,
    상기 제1 컬러필터와 상기 제2 컬러필터는 경계부에서 서로 중첩하며,
    상기 오목부의 적어도 일부는 상기 제1 컬러필터와 상기 제2 컬러필터의 중첩 영역에 배치된 표시장치.
  11. 제10항에 있어서, 상기 오목부는 상기 차광부의 두께 대비 10% 내지 200%의 깊이를 갖는 표시장치.
  12. 제10항에 있어서,
    상기 제1 기판과 상기 보호층 사이에 배치되며, 제1 방향을 따라 연장된 게이트 라인;
    상기 제1 기판과 상기 보호층 사이에 배치되며, 상기 게이트 라인과 교차하는 제2 방향을 따라 연장된 데이터 라인; 및
    상기 게이트 라인 및 상기 데이터 라인과 연결된 박막트랜지스터;를 포함하며,
    상기 오목부의 적어도 일부는 상기 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나와 중첩하는 표시장치.
  13. 제12항에 있어서,
    상기 차광부로부터 돌출된 메인 컬럼 스페이서; 및
    상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서;를 더 포함하는 표시장치.
  14. 제13항에 있어서, 상기 메인 컬럼 스페이서는 상기 박막트랜지스터상에 배치된 표시장치.
  15. 제1 기판상에 박막트랜지스터를 형성하는 단계;
    상기 박막트랜지스터상에 오목부를 갖는 보호층을 형성하는 단계;
    상기 보호층의 상기 오목부에 차광부를 형성하는 단계; 및
    상기 차광부상에 차광부로부터 돌출된 메인 컬럼 스페이서 및 상기 메인 컬럼 스페이서와 이격되어 상기 차광부로부터 돌출된 서브 컬럼 스페이서를 형성하는 단계;
    를 포함하는 표시장치의 제조방법.
  16. 제15항에 있어서, 상기 보호층을 형성하는 단계는,
    상기 박막트랜지스터상에 제1 감광성 조성물을 도포하는 단계;
    상기 제1 감광성 조성물상에 제1 노광 마스크를 배치하고, 상기 제1 노광 마스크를 통해 상기 제1 감광성 조성물에 광을 조사하는 노광 단계; 및
    상기 노광된 제1 감광성 조성물을 현상하는 단계;를 포함하며,
    상기 제1 노광 마스크는 투과 패턴, 반투과 패턴 및 차단 패턴을 포함하는 표시장치의 제조방법.
  17. 제15항에 있어서, 상기 차광부를 형성하는 단계와 상기 메인 컬럼 스페이서 및 상기 보조 컬럼 스페이서를 형성하는 단계는 동일 공정으로 이루어지는 표시장치의 제조방법.
  18. 제17항에 있어서, 상기 차광부, 상기 메인 컬럼 스페이서 및 상기 보조 컬럼 스페이서를 형성하는 단계는,
    상기 보호층상에 제2 감광성 조성물을 도포하는 단계;
    상기 제2 감광성 조성물상에 제2 노광 마스크를 배치하고, 상기 제1 노광 마스크를 통해 상기 제2 감광성 조성물에 광을 조사하여 노광 단계;
    상기 노광된 제2 감광성 조성물을 현상 및 경화하는 단계;를 포함하며,
    상기 제2 노광 마스크는 투과 패턴, 제1 반투과 패턴, 제2 반투과 패턴 및 차단 패턴을 포함하는 표시장치의 제조방법.
  19. 제15항에 있어서, 상기 보호층을 형성하는 단계 이전에,
    상기 제1 기판상에 컬러필터를 형성하는 단계를 더 포함하는 표시장치의 제조방법.
  20. 제19항에 있어서, 상기 컬러필터를 형성하는 단계는,
    상기 제1 기판상에 제1 컬러필터를 형성하는 단계; 및
    상기 제1 기판상에 상기 제1 컬러필터와 다른 컬러를 갖는 제2 컬러필터를 형성하는 단계;를 포함하고,
    상기 제1 컬러필터와 상기 제2 컬러필터는 경계부에서 서로 중첩하며,
    상기 오목부의 적어도 일부는 상기 제1 컬러필터와 상기 제2 컬러필터가 중첩된 경계부 상에 형성되는 표시장치의 제조방법.
  21. 제15항에 있어서, 상기 박막트랜지스터를 형성하는 단계는,
    상기 제1 기판상에 제1 방향을 따라 연장되며 상기 박막트랜지스터와 연결된 게이트 라인을 형성하는 단계; 및
    상기 제1 기판상에, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며, 상기 박막트랜지스터와 연결된 데이터 라인을 형성하는 단계;를 포함하며,
    상기 오목부의 적어도 일부는 상기 데이터 라인 및 상기 게이트 라인 중 적어도 하나와 중첩하는 표시장치의 제조방법.
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