KR102515807B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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KR102515807B1
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Abstract

제1 방향으로 연장된 제1 차광 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 차광 영역, 및 상기 제1 차광 영역과 상기 제2 차광 영역에 의해 정의된 화소 영역을 포함하는 베이스 기판, 상기 베이스 기판 상의 상기 제1 차광 영역에 배치된 게이트 라인, 상기 베이스 기판 상의 상기 제2 차광 영역에 배치된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 박막 트랜지스터, 상기 베이스 기판 상의 상기 화소 영역에 아일랜드 형태로 배치된 복수의 컬러 필터, 상기 복수의 박막 트랜지스터 중 적어도 하나 상에 배치된 단차 보상부, 상기 컬러 필터 상의 상기 화소 영역에 배치된 화소 전극, 상기 단차 보상부 상의 상기 제1 차광 영역에 배치된 블랙 매트릭스, 상기 블랙 매트릭스로부터 돌출된 메인 컬럼 스페이서, 및 상기 메인 컬럼 스페이서와 이격되어 상기 블랙 매트릭스로부터 돌출된 서브 컬럼 스페이서를 포함하며, 상기 메인 컬럼 스페이서는 상기 단차 보상부와 중첩되는 표시 장치를 제공한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로 보다 상세하게는 제조 공정이 단순하고 리페어가 용이한 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
액정 표시 장치는 전극이 형성되어 있는 표시 기판, 대향 기판, 및 표시 기판과 대향 기판 사이에 배치된 액정층을 포함한다. 최근 표시 기판에 컬러 필터를 배치하여 투과율을 높인 COA(Color-filter On Array) 구조를 채용하고 있다.
또한, 컬러 필터가 배치된 표시 기판과 차광 부재가 배치된 대향 기판의 결합 공정에서 얼라인 미스가 발생되는 것을 방지하기 위하여 표시 기판에 컬러 필터와 차광 부재를 배치한 BOA(Black matrix On Array) 구조를 채용하고 있으며, 나아가 표시 기판과 대향 기판 사이의 간격을 유지하는 스페이서를 차광 부재와 동일한 재료로 동시에 형성하는 블랙 컬럼 스페이서(Black Column Spacer:BCS) 구조를 채용하고 있다.
블랙 컬럼 스페이서는 표시 기판과 대향 기판 사이의 거리로 정의되는 셀 갭(Cell Gap)을 유지하는 메인 컬럼 스페이서(Main Column Spacer), 및 대향 기판과 소정의 간격을 두고 이격되어 배치됨으로써 외부로부터 압력이 가해지는 경우 메인 컬럼 스페이서에 가해지는 압력을 분산시켜 완충성을 제공하는 서브 컬럼 스페이서(Sub Column Spacer)를 포함한다.
따라서, 메인 컬럼 스페이서, 서브 컬럼 스페이서, 블랙 매트릭스, 및 화소 영역을 갖는 블랙 컬럼 스페이서는 서로 다른 투과율을 갖는 4개의 영역을 포함하는 마스크를 이용하여 형성한다.
즉, 서로 다른 두께를 갖는 메인 컬럼 스페이서, 서브 컬럼 스페이서, 및 블랙 매트릭스를 하나의 마스크를 이용하여 형성하는데, 단차 공정 산포로 인해 서브 컬럼 스페이서와 블랙 매트릭스 사이에 단차를 형성하는데 어려움이 있다.
이에 본 발명은 블랙 컬럼 스페이서 형성시 발생할 수 있는 단차 공정 산포를 줄일 수 있는 표시 장치 및 이의 제조 방법을 제공하고자 한다.
제1 방향으로 연장된 제1 차광 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 차광 영역, 및 상기 제1 차광 영역과 상기 제2 차광 영역에 의해 정의된 화소 영역을 포함하는 베이스 기판, 상기 베이스 기판 상의 상기 제1 차광 영역에 배치된 게이트 라인, 상기 베이스 기판 상의 상기 제2 차광 영역에 배치된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 박막 트랜지스터, 상기 베이스 기판 상의 상기 화소 영역에 아일랜드 형태로 배치된 복수의 컬러 필터, 상기 복수의 박막 트랜지스터 중 적어도 하나 상에 배치된 단차 보상부, 상기 컬러 필터 상의 상기 화소 영역에 배치된 화소 전극, 상기 단차 보상부 상의 상기 제1 차광 영역에 배치된 블랙 매트릭스, 상기 블랙 매트릭스로부터 돌출된 메인 컬럼 스페이서, 및 상기 메인 컬럼 스페이서와 이격되어 상기 블랙 매트릭스로부터 돌출된 서브 컬럼 스페이서를 포함하며, 상기 메인 컬럼 스페이서는 상기 단차 보상부와 중첩되는 표시 장치를 제공한다.
상기 단차 보상부는 아일랜드 형태일 수 있다.
상기 컬러 필터는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 컬러 필터로 이루어진 군에서 선택된 적어도 하나를 포함하며, 상기 단차 보상부는 상기 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 필터 중 어느 하나일 수 있다.
상기 단차 보상부는 인접하게 배치된 상기 컬러 필터와 연결될 수 있다.
상기 메인 컬럼 스페이서는 상기 블랙 매트릭스의 표면을 기준으로 상기 서브 컬럼 스페이서보다 큰 높이를 가질 수 있다.
상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 상기 블랙 매트릭스와 동일한 물질로 이루어질 수 있다.
상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 실질적으로 동일한 두께를 가질 수 있다.
상기 표시 장치는 상기 단차 보상부 및 상기 블랙 매트릭스 사이에 배치된 유기막을 더 포함하며, 상기 유기막은 상기 단차 보상부와 중첩되는 제1 영역 및 상기 단차 보상부와 중첩되지 않는 제2 영역을 포함하며, 상기 제1 영역은 상기 제2 영역보다 큰 높이를 가질 수 있다.
상기 제1 영역 및 상기 제2 영역 사이의 단차는 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서 사이의 단차와 실질적으로 동일할 수 있다.
상기 베이스 기판 상의 상기 제2 차광 영역에 배치된 상기 블랙 매트릭스를 더 포함할 수 있다.
상기 표시 장치는 상기 베이스 기판에 대향되어 배치된 대향 베이스 기판, 및 상기 베이스 기판과 상기 대향 베이스 기판 사이에 배치된 액정층을 더 포함할 수 있다.
제1 방향으로 연장된 제1 차광 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 차광 영역, 및 상기 제1 차광 영역과 상기 제2 차광 영역에 의해 정의된 화소 영역을 포함하는 베이스 기판을 준비하는 단계, 상기 베이스 기판 상의 상기 제1 차광 영역에 게이트 라인을 형성하는 단계, 상기 베이스 기판 상의 상기 제2 차광 영역에 데이터 라인을 형성하는 단계, 상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 박막 트랜지스터를 형성하는 단계, 상기 베이스 기판 상의 상기 화소 영역에 아일랜드 형태로 복수의 컬러 필터를 형성하는 단계, 상기 복수의 박막 트랜지스터 중 적어도 하나 상에 단차 보상부를 형성하는 단계, 상기 컬러 필터 상의 상기 화소 영역에 화소 전극을 형성하는 단계, 및 상기 단차 보상부 상의 상기 제1 차광 영역에 블랙 매트릭스, 메인 컬럼 스페이서, 및 서브 컬럼 스페이서를 형성하는 단계를 포함하며, 상기 메인 컬럼 스페이서는 상기 단차 보상부와 중첩되게 형성하는 표시 장치 제조 방법을 제공한다.
상기 단차 보상부는 아일랜드 형태로 형성될 수 있다.
상기 단차 보상부는 인접한 상기 컬러 필터와 연결되게 형성될 수 있다.
상기 컬러 필터를 형성하는 단계, 및 상기 단차 보상부를 형성하는 단계는 동일 공정으로 이루어질 수 있다.
상기 블랙 매트릭스를 형성하는 단계, 및 상기 메인 컬럼 스페이서 및 서브 컬럼 스페이서를 형성하는 단계는 동일 공정으로 이루어질 수 있다.
상기 블랙 매트릭스, 상기 메인 컬럼 스페이서, 및 상기 서브 컬럼 스페이서를 형성하는 단계는, 상기 단차 보상부가 형성된 상기 베이스 기판 상에 감광성 조성물을 도포하는 단계, 상기 감광성 조성물 상에 마스크를 배치하고, 광을 조사하는 노광 단계, 및 상기 노광된 감광성 조성물을 현상 및 경화하는 단계를 포함하며, 상기 마스크는 투광부, 반투광부, 및 차광부를 포함할 수 있다.
상기 감광성 조성물이 네가티브(negative)형 포토레지스트인 경우, 상기 투광부는 상기 메인 컬럼 스페이서 형성 영역 및 상기 서브 컬럼 스페이서 형성 영역 상에 위치될 수 있다.
상기 감광성 조성물이 포지티브(positive)형 포토레지스트인 경우, 상기 차광부는 상기 메인 컬럼 스페이서 형성 영역 및 상기 서브 컬럼 스페이서 형성 영역 상에 위치될 수 있다.
상기 메인 컬럼 스페이서는 상기 블랙 매트릭스 표면을 기준으로 상기 서브 컬럼 스페이서보다 큰 높이를 갖게 형성될 수 있다.
상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 실질적으로 동일한 두께를 갖게 형성될 수 있다.
상기 표시 장치 제조 방법은 상기 단차 보상부 및 상기 블랙 매트릭스 사이에 유기막을 더 형성하는 단계를 포함할 수 있다.
상기 유기막을 형성하는 단계에서, 상기 단차 보상부와 중첩되는 제1 영역이 상기 단차 보상부와 중첩되지 않는 제2 영역보다 큰 높이를 갖게 형성될 수 있다.
상기 제1 영역 및 상기 제2 영역 사이의 단차는 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서 사이의 단차와 실질적으로 동일하게 형성될 수 있다.
본 발명에 따른 표시 장치는 메인 컬럼 스페이서, 서브 컬럼 스페이서, 블랙 매트릭스, 및 화소 영역을 갖는 블랙 컬럼 스페이서를 서로 다른 투과율을 갖는 3개의 영역을 포함하는 마스크를 이용하여 형성함으로써, 블랙 컬럼 스페이서 형성시 발생할 수 있는 단차 공정 산포를 줄일 수 있고, 마스크 제작 기간 및 비용을 줄일 수 있다.
본 발명에 따른 표시 장치는 박막 트랜지스터 등이 형성되는 차광 영역에 컬러 필터가 배치되지 않기 때문에 레이저 리페어 공정시 컬러 필터가 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 어느 한 화소에 대한 평면도이다.
도 3은 도 2에 도시된 화소의 게이트 배선을 나타낸 평면도이다.
도 4는 도 2에 도시된 화소의 데이터 배선을 나타낸 평면도이다.
도 5는 도 2에 도시된 화소의 화소 전극을 나타낸 평면도이다.
도 6은 도 2에 도시된 화소의 등가 회로도이다.
도 7은 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 8은 본 발명의 일실시예에 따른 컬러 필터를 나타낸 평면도이다.
도 9는 본 발명의 다른 일실시예에 따른 컬러 필터를 나타낸 평면도이다.
도 10은 본 발명의 일실시예에 따른 블랙 매트릭스, 메인 컬럼 스페이서, 및 서브 컬럼 스페이서를 나타낸 평면도이다.
도 11a 내지 도 11e는 본 발명의 일실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문은 이를 주로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서, 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 도면에서 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 개략적인 평면도이고, 도 2는 도 1의 어느 한 화소에 대한 평면도이고, 도 3은 도 2에 도시된 화소의 게이트 배선을 나타낸 평면도이고, 도 4는 도 2에 도시된 화소의 데이터 배선을 나타낸 평면도이고, 도 5는 도 2에 도시된 화소의 화소 전극을 나타낸 평면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일실시예에 따른 액정 표시 장치(10)는 복수의 화소(PX1, PX2, PX3)를 포함한다. 이하에서 설명의 편의상 하나의 화소(PX1)를 중심으로 설명한다.
화소(PX1)의 평면상 영역은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 배치된 화소 영역(PA)과, 화소 영역(PA) 주변의 차광 영역(BA1, BA2)을 포함한다. 차광 영역(BA1, BA2)은 제1 방향(D1)으로 연장된 제1 차광 영역(BA1)과 제1 방향과 교차하는 제2 방향(D2)으로 연장된 제2 차광 영역(BA2)을 포함한다.
제1 차광 영역(BA1)에 제1 방향(D1)으로 연장된 게이트 라인(GL), 및 제1 내지 제3 박막 트랜지스터(T1, T2, T3) 등이 배치되며, 제2 차광 영역(BA2)에 제2 방향(D2)으로 연장된 데이터 라인(DL)이 배치된다.
화소(PX1)는 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)를 포함한다. 제1 서브 화소(SPX1)는 제1 박막 트랜지스터(T1), 제1 화소 전극(PE1), 및 제1 스토리지 전극(STE1)을 포함한다. 제2 서브 화소(SPX2)는 제2 박막 트랜지스터(T2), 제2 화소 전극(PE2), 제3 박막 트랜지스터(T3), 및 제2 스토리지 전극(STE2)을 포함한다.
제1 차광 영역(BA1)에 게이트 라인(GL)과 제1 내지 제3 박막 트랜지스터들(T1, T2, T3)이 배치될 수 있다. 제2 차광 영역(BA2)에 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)은 데이터 라인(DL)과 서로 교차될 수 있다.
제1 박막 트랜지스터(T1)는 게이트 라인(GL)으로부터 분기된 제1 게이트 전극(GE1), 제1 게이트 전극(GE1)과 중첩되게 배치된 제1 반도체층(SM1), 데이터 라인(DL)으로부터 분기되며 제1 반도체층(SM1)과 중첩되게 배치된 제1 소스 전극(SE1), 및 제1 소스 전극(SE1)과 이격되어 제1 반도체층(SM1)과 중첩되게 배치된 제1 드레인 전극(DE1)을 포함한다.
제1 드레인 전극(DE1)은 제1 화소 전극(PE1)과 연결된다. 구체적으로, 제1 드레인 전극(DE1)은 제1 화소 전극(PE1) 쪽으로 연장되어 제1 컨택홀(CTH1)을 통해 제1 화소 전극(PE1)으로부터 분기된 제1 연결 전극(CNE1)과 전기적으로 연결된다.
제2 박막 트랜지스터(T2)는 게이트 라인(GL)으로부터 분기된 제2 게이트 전극(GE2), 제2 게이트 전극(GE2)과 중첩되게 배치된 제2 반도체층(SM2), 데이터 라인(DL)으로부터 분기되며 제2 반도체층(SM2)과 중첩되게 배치된 제2 소스 전극(SE2), 및 제2 소스 전극(SE2)과 이격되어 제2 반도체층(SM2)과 중첩되게 배치된 제2 드레인 전극(DE2)을 포함한다.
제2 드레인 전극(DE2)은 제2 화소 전극(PE2)과 연결된다. 구체적으로, 제2 드레인 전극(DE2)은 제2 화소 전극(PE2) 쪽으로 연장되어 제2 컨택홀(CTH2)을 통해 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)과 전기적으로 연결된다.
제3 박막 트랜지스터(T3)는 게이트 라인(GL)으로부터 분기된 제3 게이트 전극(GE3), 제3 게이트 전극(GE3)과 중첩되게 배치된 제3 반도체층(SM3), 제2 드레인 전극(DE2)으로부터 분기되며 제3 반도체층(SM3)과 중첩되게 배치된 제3 소스 전극(SE3), 제3 소스 전극(SE3)과 이격되어 제3 반도체층(SM3)과 중첩되게 배치된 제3 드레인 전극(DE3), 및 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이에 배치된 플로팅 전극(FE)을 포함한다.
제3 드레인 전극(DE3)은 제1 스토리지 전극(STE1) 및 제2 스토리지 전극(STE2)과 연결된다. 구체적으로, 제3 드레인 전극(DE3)은 제1 스토리지 전극(STE1) 쪽으로 연장되어 제3 컨택홀(CTH3) 및 제1 브릿지 전극(BE1)을 통해 제1 스토리지 전극(STE1)과 전기적으로 연결된다. 또한, 제3 드레인 전극(DE3)은 제2 스토리지 전극(STE2) 쪽으로 연장되어 제4 컨택홀(CTH4) 및 제2 브릿지 전극(BE2)을 통해 제2 스토리지 전극(STE2)과 전기적으로 연결된다.
제1 스토리지 전극(STE1)은 제1 화소 전극(PE1)과 부분적으로 중첩되어 제1 스토리지 커패시터(Cst1)를 형성한다. 제2 스토리지 전극(STE2)은 제2 화소 전극(PE2)과 부분적으로 중첩되어 제2 스토리지 커패시터(Cst2)를 형성한다. 제1 스토리지 전극(STE1) 및 제2 스토리지 전극(STE2)은 스토리지 전압(Vst)을 인가 받는다.
플로팅 전극(FE)은 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이에 서로 이격되어 배치되며, 제3 반도체층(SM3)과 중첩되게 배치된다. 플로팅 전극(FE)은 복수개가 배치되거나, 생략될 수도 있다.
제1 및 제2 화소 전극(PE1, PE2)들은 각각 십자 형상의 줄기부, 줄기부로부터 연장된 복수의 가지부들을 포함하며, 각각의 가지부들에서 분기되어 연장된 제1 및 제2 연결 전극들(CNE1, CNE2)을 포함한다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2 화소 전극(PE1, PE2)은 다양한 형태를 가질 수 있다.
도 6은 도 2에 도시된 화소(PX1)의 등가 회로도이다. 도 1에 도시된 화소들(PX2, PX3)은 동일하게 동작할 수 있다.
도 6을 참조하면, 게이트 라인(GL)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 박막 트랜지스터들(T1, T2, T3)은 턴 온 된다.
턴 온된 제1 박막 트랜지스터(T1)를 통해 데이터 전압이 제1 서브 화소(SPX1)에 제공된다. 구체적으로 데이터 라인(DL)을 통해 수신된 데이터 전압은 턴 온된 제1 박막 트랜지스터(T1)를 통해 제1 서브 화소(SPX1)의 제1 화소 전극(PE1)에 제공된다.
데이터 전압에 대응되는 제1 화소 전압이 제1 액정 커패시터(Clc1)에 충전된다. 구체적으로, 제1 화소 전극(PE1)에 제공되는 데이터 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 제1 액정 커패시터(Clc1)에 충전된다. 따라서, 제1 서브 화소(SPX1)에는 제1 화소 전압이 충전된다.
또한, 턴온 된 제2 박막 트랜지스터(T2)를 통해 데이터 전압이 제2 서브 화소(SPX2)에 제공되고, 턴온 된 제3 박막 트랜지스터(T3)를 통해 스토리지 전압(Vcst)이 제2 서브 화소(SPX2)에 제공된다.
데이터 전압의 전압 레벨의 범위는 스토리지 전압(Vcst)의 전압 레벨의 범위보다 넓게 설정된다. 공통 전압(Vcom)은 데이터 전압의 전압 레벨의 범위의 중간 값을 갖도록 설정될 수 있다. 데이터 전압과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값은 스토리지 전압(Vcst)과 공통 전압(Vcom)의 전압 레벨의 차이의 절대값보다 크게 설정될 수 있다.
제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 사이의 접점 전압은 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)의 턴 온시 저항 상태의 저항값에 의해 분압된 전압이다. 즉, 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 사이의 접점 전압은 대략 턴 온된 제2 박막 트랜지스터(T2)를 통해 제공되는 데이터 전압 및 턴 온된 제3 박막 트랜지스터(T3)를 통해 제공되는 스토리지 전압(Vcst)의 중간 정도의 전압 값을 가진다. 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3) 사이의 접점 전압이 제2 화소 전극(PE2)에 제공된다. 즉, 데이터 전압과 스토리지 전압(Vcst)의 중간값에 해당하는 전압이 제2 화소 전극(PE2)에 제공된다.
제2 화소 전극(PE2)에 제공되는 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압이 제2 액정 커패시터(Clc2)에 충전된다. 즉, 제1 화소 전압보다 작은 값을 갖는 제2 화소 전압이 제2 액정 커패시터(Clc2)에 충전된다. 따라서, 제2 서브 화소(SPX2)에 제1 화소 전압보다 작은 제2 화소 전압이 충전된다.
이러한 구동에 의해 관찰자는 제1 화소 전압과 제2 화소 전압의 중간값에 대응되는 계조를 시인할 수 있다.
도 7은 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 1, 도 2, 및 도 7을 참조하면, 본 발명의 일실시예에 따른 액정 표시 장치(10)는 표시 기판(100), 대향 기판(200), 및 표시 기판(100)과 대향 기판(200) 사이에 개재된 액정층(300)을 포함한다. 이외에도 본 발명의 일실시예에 따른 액정 표시 장치(10)는 표시 기판(100) 측으로 광을 출력하는 백라이트 유닛(미도시)을 더 포함할 수 있다. 한편, 본 발명의 적용 범위가 액정 표시 장치에 한정되는 것은 아니며, 예를 들어 본 발명은 유기 발광 표시 장치에도 적용될 수 있다.
베이스 기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 베이스 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
베이스 기판(110) 상에 게이트 라인(GL), 게이트 라인(GL)으로부터 분기된 제1, 제2 및 제3 게이트 전극(GE1, GE2, GE3), 제1 스토리지 전극(STE1), 및 제2 스토리지 전극(STE2) 등과 같은 게이트 배선이 배치된다.
게이트 배선은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 게이트 배선은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 배선이 배치된 베이스 기판(110) 상에 제1 절연막(120)이 배치된다. 제1 절연막(120)은 게이트 절연막이라고도 한다. 제1 절연막(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제1 절연막(120)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제1 절연막(120)상에 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)이 배치된다. 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)은 비정질 실리콘(amorphous Silicon)으로 이루어지거나, 또는, 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다. 도면에 도시되지 않았으나, 제1, 제2 및 제3 반도체층(SM1, SM2, SM3)상에 오믹 콘택층이 배치될 수 있다.
본 발명의 일실시예에서, 제1, 제2, 및 제3 반도체층(SM1, SM2, SM3)은 각각 제1, 제2, 및 제3 게이트 전극(GE1, GE2, GE3)과 실질적으로 중첩되는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 제1, 제2, 및 제3 반도체층(SM1, SM2, SM3)은 후술할 데이터 배선과 실질적으로 중첩되게 배치될 수 있다.
제1, 제2, 및 제3 반도체층(SM1, SM2, SM3)이 배치된 베이스 기판(110) 상에
데이터 라인(DL), 제1, 제2, 및 제3 소스 전극(SE1, SE2, SE3), 제1, 제2, 및 제3 드레인 전극(DE1, DE2, DE3) 등과 같은 데이터 배선이 배치된다. 데이터 배선은 전술된 게이트 배선과 동일한 재료로 형성될 수 있다. 데이터 배선은 동일한 공정으로 동시에 만들어질 수 있다.
데이터 배선이 배치된 베이스 기판(110) 상에 제2 절연막(130)이 배치된다. 제2 절연막(130)은 층간 절연막이라고도 한다. 제2 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
도 8은 본 발명의 일실시예에 따른 컬러 필터를 나타낸 평면도이고, 도 9는 본 발명의 다른 일실시예에 따른 컬러 필터를 나타낸 평면도이다.
도 7 및 도 8을 참조하면, 제2 절연막(130) 상의 화소 영역(PA)에 컬러 필터들(CF1, CF2, CF3)이 배치된다. 컬러 필터들(CF1, CF2, CF3)은 제1 차광 영역(BA1)에 배치되지 않으며, 제2 차광 영역(BA2)에서 서로 중첩되게 배치될 수 있다.
컬러 필터들(CF1, CF2, CF3)은 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 중 어느 하나일 수 있다. 적색, 녹색, 및 청색, 또는 원청색(cyan), 원적색(magenta), 및 원황색(yellow)과 같은 3개의 기본색이 색을 형성하기 위한 기본 화소군으로 구성될 수 있다.
단차 보상부(SCP)는 제1 차광 영역(BA1)에 배치되며, 특히 후술할 메인 컬럼 스페이서(MCS) 하부에 배치된다. 본 발명의 일실시예에 따른 액정 표시 장치는 3개의 화소당 하나의 메인 컬럼 스페이서(MCS)가 배치되는 것을 전제로 설명하기 때문에 단차 보상부(SCP)도 3개의 화소당 하나씩 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 메인 컬럼 스페이서(MCS)가 배치된 영역 하부에 각각 배치될 수 있다.
단차 보상부(SCP)는 컬러 필터, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
본 발명의 일실시예에 따른 단차 보상부(SCP)는 평면상에서 아일랜드 형태(도 8 참조)를 가질 수 있으며, 본 발명의 다른 일실시예에 따른 단차 보상부(SCP)는 평면상에서 인접한 다른 컬러 필터(예를 들어, CF1)과 연결된 구조(도 9 참조)를 가질 수도 있다. 이 경우, 단차 보상부(SCP)은 인접한 다른 컬러 필터(CF1)와 동일한 물질로 만들어질 수 있다. 즉, 단차 보상부(SCP)는 인접한 다른 컬러 필터(CF1)와 동일한 공정으로 동시에 만들어질 수 있다.
다시 도 2, 도 7 및 도 8을 참조하면, 컬러 필터들(CF1, CF2, CF3)이 배치된 베이스 기판(110) 상에 유기막(140)이 배치된다. 유기막(140)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 유기막(140)은 1.0㎛ 내지 2.5㎛의 두께를 가질 수 있다.
유기막(140)은 단차 보상부(SCP) 또는 컬러 필터(CF1)와 중첩되는 제1 영역(140_a), 및 단차 보상부(SCP) 또는 컬러 필터(CF1)과 중첩되지 않는 제2 영역(140_b)을 포함하며, 제1 영역(140_a)은 제2 영역(140_b)보다 큰 높이를 가질 수 있다. 이때, 제1 영역(140_a)과 제2 영역(140_b) 사이의 단차(S1)는 후술할 메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS) 사이의 단차(S2)와 실질적으로 동일할 수 있다.
유기막(140)은 노광 부위가 잔존하고 비노광 부위가 현상되는 네가티브형(negative type)의 감광성 조성물에 의하여 만들어질 수 있다. 유기막(140)이 포지티브형(positive type) 감광성 조성물로 만들어질 수도 있음은 물론이다. 예를 들어, 유기막(140)은 감광성 유기물로 만들어질 수 있다.
유기막(140)은 박막트랜지스터(T1, T2, T3)와 컬러필터들(CF1, CF2, CF3)의 상부를 평탄화하는 역할을 한다. 따라서, 유기막(140)을 평탄화막이라고도 한다.
제2 절연막(130) 및 유기막(140)의 일부가 제거되어, 제1 드레인 전극(DE1)의 일부를 드러내는 제1 컨택홀(CTH1)이 만들어진다.
유기막(140)상에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 배치된다. 제1 화소 전극(PE1)으로부터 분기된 제1 연결 전극(CNE1)은 제1 컨택홀(CTH1)을 통하여 제1 드레인 전극(DE1)과 전기적으로 연결된다. 제2 화소 전극(PE2)으로부터 분기된 제2 연결 전극(CNE2)은 제2 컨택홀(CTH2)을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결된다.
제1 및 제2 화소 전극(PE1, PE2)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 제1 및 제2 화소 전극(PE1, PE2)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어 질 수 있다.
도 10은 본 발명의 일실시예에 따른 블랙 매트릭스, 메인 컬럼 스페이서, 및 서브 컬럼 스페이서를 나타낸 평면도이다.
도 1, 도 7, 및 도 10을 참조하면, 유기막(140)상의 차광 영역(BA1, BA2)에 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 제1 방향(D1)으로 연장된 제1 블랙 매트릭스(BM1)과 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 제2 블랙 매트릭스(BM2)를 포함한다. 제1 블랙 매트릭스(BM1)는 제1 차광 영역(BA1)에 배치되고, 제2 블랙 매트릭스(BM2)는 제2 차광 영역(BA2)에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서 제2 블랙 매트릭스(BM2)가 생략될 수도 있다.
제1 블랙 매트릭스(BM1) 및 제2 블랙 매트릭스(BM2)는 제1 및 제2 화소 전극(PE1, PE2)의 가장자리와 일부 중첩되거나, 중첩되지 않을 수 있다.
블랙 매트릭스(BM)는 백라이트 유닛(미도시)으로부터 공급되는 광이 외부로 통과되는 것을 방지하며, 또한 외부로부터의 광이 게이트 라인(GL), 데이터 라인(DL) 또는 박막 트랜지스터(T1, T2, T3)에 조사되는 것을 방지한다.
블랙 매트릭스(BM)는 0.5 내지 2㎛의 두께(t_BM)를 가질 수 있다. 보다 구체적으로, 블랙 매트릭스(BM)는 0.5 내지 1.5㎛의 두께(t_BM)를 가질 수 있다.
블랙 매트릭스(BM) 상의 제1 차광 영역(BA1)에 메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS)가 배치된다. 메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS)는 블랙 매트릭스(BM)의 표면(BM_S)으로부터 돌출된 구조를 가진다.
메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS)는 서로 이격되어 있으며, 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 높이 차(S2)를 가진다. 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 메인 컬럼 스페이서(MCS)의 높이(h1)는 서브 컬럼 스페이서(SCS)의 높이(h2)보다 크다.
메인 컬럼 스페이서(MCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 2㎛ 내지 4㎛의 높이(h1)를 가질 수 있다. 보다 구체적으로, 메인 컬럼 스페이서(MCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 2.5㎛ 내지 3.5㎛의 높이(h1)를 가질 수 있다.
서브 컬럼 스페이서(SCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 1㎛ 내지 3.5㎛의 높이(h2)를 가질 수 있다. 보다 구체적으로, 서브 컬럼 스페이서(SCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 1.5㎛ 내지 3㎛의 높이(h2)를 가질 수 있다.
메인 컬럼 스페이서(MCS)는 표시 기판(100)과 대향 기판(200)을 실질적으로 지지하여 이격 공간을 확보한다. 서브 컬럼 스페이서(SCS)는 외부로부터 압력이 가해지는 경우 메인 컬럼 스페이서(MCS)에 가해지는 압력을 분산시켜 완충성을 제공한다.
본 발명의 일실시예에 따른 블랙 매트릭스(BM), 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)는 동일한 재료를 이용한 포토리소그래피 방법에 의해 일괄 형성될 수 있다.
블랙 매트릭스(BM), 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)는 비노광부가 현상되는 네가티브(negative) 타입의 감광성 조성물로 만들어질 수 있다. 예를 들어, 감광성 조성물은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료 또는 블랙 수지(black resin) 등이 사용될 수 있다.
블랙 매트릭스(BM), 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)를 네가티브(negative) 타입의 감광성 조성물을 이용하여 일괄 형성하는 경우, 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)가 서로 다른 높이를 갖도록 정밀하게 패터닝하는 것이 필요하다. 이를 위해서, 종래에는 서로 다른 투과율을 갖는 마스크를 이용하여 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)를 구현하였는데, 공정 산포로 인해 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)의 단차를 구현하는데 어려움이 있다.
반면, 본 발명은 메인 컬럼 스페이서(MCS) 하부에 단차 보상부(SCP)를 배치하여 단차를 제공하고, 동일한 투과율을 갖는 마스크를 이용하여 메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS)를 형성하기 때문에 용이하게 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)의 단차를 구현할 수 있다.
그 결과, 메인 컬럼 스페이서(MSC)의 두께(t1)는 서브 컬럼 스페이서(SCS)의 두께(t2)와 실질적으로 동일할 수 있다.
메인 컬럼 스페이서(MCS) 및 서브 컬럼 스페이서(SCS) 중 적어도 하나는 박막 트랜지스터(T1, T2, T3) 중 적어도 하나와 중첩할 수 있다.
제1 및 제2 화소전극(PE1, PE2) 및 블랙 매트릭스(BM) 상에 하부 배향막(미도시)이 배치될 수 있다. 하부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
대향 기판(200)은 대향 베이스 기판(210) 및 공통 전극(220) 등을 포함할 수 있다.
대향 베이스 기판(210)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며 대향 베이스 기판(210)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
공통 전극(220)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다. 다른 실시예에서, 공통 전극(220)은 복수의 도메인들을 정의하기 위한 요철 형상 및 적어도 하나 이상의 슬릿들을 가질 수 있다.
공통 전극(220) 상에 상부 배향막(미도시)이 배치될 수 있다. 상부 배향막(미도시)은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
도 11a 내지 도 11d는 본 발명의 일실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 투명한 유리 또는 플라스틱 등으로 된 베이스 기판(110)상에 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(미도시), 및 제3 박막 트랜지스터(미도시)가 형성된다. 이하에서, 설명의 편의상 제1 박막 트랜지스터(T1)를 기준으로 설명한다.
베이스 기판(110) 상에 제1 게이트 전극(GE1) 및 제1 스토리지 전극(STE1) 등을 포함하는 게이트 배선이 형성된다. 게이트 배선(GE1, STE1)은 동일층에 형성될 수 있으며, 동일한 공정으로 형성될 수 있다.
게이트 배선(GE1, STE1)이 형성된 베이스 기판(110) 상에 제1 절연막(120)이 도포된다. 제1 절연막(120)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
제1 절연막(120)이 형성된 베이스 기판(110) 상에 게이트 전극(GE1)과 적어도 일부 중첩되는 제1 반도체층(SM1)이 형성된다.
제1 반도체층(SM1)이 형성된 베이스 기판(110) 상에 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)를 포함하는 데이터 배선이 형성된다. 제1 소스 전극(SE1)은 제1 반도체층(SM1)의 일단에 중첩되게 형성되며, 제1 드레인 전극(DE1)은 제1 소스 전극(SE1)과 이격되어 제1 반도체층(SM1)의 타단에 중첩되게 형성될 수 있다.
데이터 배선(SE1, DE1)이 형성된 베이스 기판(110) 상에 제2 절연막(130)이 도포된다. 제2 절연막(130)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
도 11b를 참조하면, 제2 절연막(130)이 형성된 베이스 기판(110) 상의 화소 영역(PA)에 컬러 필터(CF1)가 형성되고, 후술할 메인 컬럼 스페이서(미도시)가 형성될 영역에 단차 보상부(SCP)가 형성된다. 본 발명의 일실시예에 따른 메인 컬럼 스페이서는 제1 박막 트랜지스터(T1) 상에 배치되기 때문에, 단차 보상부(SCP)는 제1 박막 트랜지스터(T1) 상에 배치될 수 있다.
단차 보상부(SCP)는 컬러 필터(CF1)와 동일한 재질로 형성될 수 있으며, 컬러 필터(CF1) 및 단차 보상부(SCP)는 동일한 공정으로 동시에 만들어질 수 있다.
도 11c를 참조하면, 단차 보상부(SCP) 및 컬러 필터(CF1)가 형성된 베이스 기판(110) 상에 유기막(140)이 도포된다. 유기막(140)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
유기막(140)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질 등으로 형성될 수 있으며, 1.0㎛ 내지 2.5㎛의 두께를 가질 수 있다.
유기막(140)은 단차 보상부(SCP) 또는 컬러 필터(CF1)와 중첩되는 제1 영역(140_a), 및 단차 보상부(SCP) 또는 컬러 필터(CF1)과 중첩되지 않는 제2 영역(140_b)을 포함하며, 제1 영역(140_a)은 제2 영역(140_b)보다 큰 높이를 갖도록 형성될 수 있다. 이때, 제1 영역(140_a)과 제2 영역(140_b) 사이의 단차(S1)는 후술할 메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS) 사이의 단차(S2)와 실질적으로 동일할 수 있다.
도 11d를 참조하면, 제2 절연층(130) 및 유기막(140)을 관통하여 제1 드레인 전극(DE1)의 일부를 노출시키는 제1 컨택홀(CTH1)이 형성된다.
이어서, 유기막(140) 상의 화소 영역(PA)에 제1 화소 전극(PE1)이 형성된다. 제1 화소 전극(PE1)에서 분기된 제1 연결 전극(CNE1)은 제1 컨택홀(CTH1)을 통해 제1 드레인 전극(DE1)과 전기적으로 연결된다.
도 11e를 참조하면, 제1 화소 전극(PE1)이 형성된 베이스 기판(110) 상에 블랙 매트릭스(BM), 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS) 형성용 감광성 조성물(150)이 도포된다. 감광성 조성물(150)은 네가티브 타입의 감광성 수지 조성물을 포함한다. 네가티브 타입의 감광성 수지 조성물은 빛을 조사받은 부분의 구조가 강해져(hardening) 빛을 조사받지 않은 부분이 제거되는 물질인 것을 전제로 설명하지만, 이에 한정되는 것은 아니다.
감광성 조성물(150)은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료 또는 블랙 수지(black resin) 등이 사용된다.
이어서, 베이스 기판(110) 상에 감광성 조성물(150)과 이격되어 마스크(500)가 배치된다. 마스크(500)는 투광부(510), 반투광부(520), 및 차광부(530)와 같이 서로 다른 광투과도를 갖는 3톤(tone) 마스크이다. 다른 실시예에서, 마스크(500)는 반투광부(520) 대신에 슬릿부를 가질 수 있다.
투광부(510)는 95% 이상의 광투과도를 가질 수 있고, 반투광부(520)는 15% 내지 20%의 광투과도를 가질 수 있고, 차광부(530)는 5% 이하의 광투과도를 가질 수 있다.
투광부(510)는 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS) 형성 영역의 상부에 위치하고, 반투광부(520)는 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS) 이외의 블랙 매트릭스(BM) 형성 영역의 상부에 위치하고, 차광부(530)는 화소 영역(PA)의 상부에 위치한다.
메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)를 투광부(510)를 이용하여 형성하기 때문에, 메인 컬럼 스페이서(MSC)의 두께(t1)는 서브 컬럼 스페이서(SCS)의 두께(t2)와 실질적으로 동일할 수 있다.
메인 컬럼 스페이서(MCS)와 서브 컬럼 스페이서(SCS)는 서로 이격되어 있으며, 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 높이 차(S2)를 갖도록 형성한다. 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 메인 컬럼 스페이서(MCS)의 높이(h1)는 서브 컬럼 스페이서(SCS)의 높이(h2)보다 크다.
메인 컬럼 스페이서(MCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 2㎛ 내지 4㎛의 높이(h1)를 가질 수 있다. 보다 구체적으로, 메인 컬럼 스페이서(MCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 2.5㎛ 내지 3.5㎛의 높이(h1)를 가질 수 있다.
서브 컬럼 스페이서(SCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 1㎛ 내지 3.5㎛의 높이(h2)를 가질 수 있다. 보다 구체적으로, 서브 컬럼 스페이서(SCS)는 블랙 매트릭스(BM)의 표면(BM_S)을 기준으로 1.5㎛ 내지 3㎛의 높이(h2)를 가질 수 있다.
즉, 메인 컬럼 스페이서(MSC)의 하부에 형성된 단차 보상부(SCP)를 이용하여 메인 컬럼 스페이서(MSC) 및 서브 컬럼 스페이서(SCS)의 단차를 구현할 수 있다.
이와 같이, 3톤(tone) 마스크를 이용하여 서로 다른 높이를 갖는 메인 컬럼 스페이서(MCS) 영역, 서브 컬럼 스페이서(SCS) 영역, 블랙 매트릭스(BM) 영역, 및 화소 영역(PA)과 같이 4개의 영역을 형성할 수 있다. 즉, 블랙 컬럼 스페이서 형성시 발생할 수 있는 단차 공정 산포를 줄일 수 있고, 마스크 제작 기간 및 비용을 줄일 수 있다.
또한, 박막 트랜지스터 등이 형성되는 차광 영역에 컬러 필터가 배치되지 않기 때문에 레이저 리페어 공정시 컬러 필터가 손상되는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 기판
200: 대향 기판
300: 액정층

Claims (24)

  1. 제1 방향으로 연장된 제1 차광 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 차광 영역, 및 상기 제1 차광 영역과 상기 제2 차광 영역에 의해 정의된 화소 영역을 포함하는 베이스 기판;
    상기 베이스 기판 상의 상기 제1 차광 영역에 배치된 게이트 라인;
    상기 베이스 기판 상의 상기 제2 차광 영역에 배치된 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 박막 트랜지스터;
    상기 베이스 기판 상의 상기 화소 영역에 아일랜드 형태로 배치된 복수의 컬러 필터;
    상기 복수의 박막 트랜지스터 중 적어도 하나와 중첩하고 하나의 화소 영역 내의 두개의 아일랜드 형태의 컬러 필터 사이에 배치된 단차 보상부;
    상기 컬러 필터 상의 상기 화소 영역에 배치된 화소 전극;
    상기 단차 보상부 상의 상기 제1 차광 영역에 배치된 블랙 매트릭스;
    상기 블랙 매트릭스로부터 돌출된 메인 컬럼 스페이서; 및
    상기 메인 컬럼 스페이서와 이격되어 상기 블랙 매트릭스로부터 돌출된 서브 컬럼 스페이서;를 포함하며,
    상기 단차 보상부는 상기 베이스 기판의 두께 방향에서 상기 복수의 박막 트랜지스터 중 적어도 하나와 중첩하고, 상기 상기 베이스 기판의 상기 두께 방향에서 상기 블랙 매트릭스와 상기 복수의 박막 트랜지스터 중 적어도 하나 사이에 배치되고,
    상기 메인 컬럼 스페이서는 상기 단차 보상부와 중첩되고,
    상기 컬러 필터는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 컬러 필터로 이루어진 군에서 선택된 적어도 하나를 포함하며, 상기 단차 보상부는 상기 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 필터 중 어느 하나이고,
    상기 단차 보상부는 인접하게 배치된 상기 컬러 필터와 연결된 표시 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서, 상기 메인 컬럼 스페이서는 상기 블랙 매트릭스의 표면을 기준으로 상기 서브 컬럼 스페이서보다 큰 높이를 갖는 표시 장치.
  6. 제1 항에 있어서, 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 상기 블랙 매트릭스와 동일한 물질로 이루어진 표시 장치.
  7. 제6 항에 있어서, 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 실질적으로 동일한 두께를 갖는 표시 장치.
  8. 제1 항에 있어서, 상기 단차 보상부 및 상기 블랙 매트릭스 사이에 배치된 유기막을 더 포함하며, 상기 유기막은 상기 단차 보상부와 중첩되는 제1 영역 및 상기 단차 보상부와 중첩되지 않는 제2 영역을 포함하며, 상기 제1 영역은 상기 제2 영역보다 큰 높이를 갖는 표시 장치.
  9. 제8 항에 있어서, 상기 제1 영역 및 상기 제2 영역 사이의 단차는 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서 사이의 단차와 실질적으로 동일한 표시 장치.
  10. 제1 항에 있어서, 상기 베이스 기판 상의 상기 제2 차광 영역에 배치된 상기 블랙 매트릭스를 더 포함하는 표시 장치.
  11. 제1 항에 있어서, 상기 표시 장치는,
    상기 베이스 기판에 대향되어 배치된 대향 베이스 기판; 및
    상기 베이스 기판과 상기 대향 베이스 기판 사이에 배치된 액정층;을 더 포함하는 표시 장치.
  12. 제1 방향으로 연장된 제1 차광 영역, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 차광 영역, 및 상기 제1 차광 영역과 상기 제2 차광 영역에 의해 정의된 화소 영역을 포함하는 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상의 상기 제1 차광 영역에 게이트 라인을 형성하는 단계;
    상기 베이스 기판 상의 상기 제2 차광 영역에 데이터 라인을 형성하는 단계;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 복수의 박막 트랜지스터를 형성하는 단계;
    상기 베이스 기판 상의 상기 화소 영역에 아일랜드 형태로 복수의 컬러 필터를 형성하는 단계;
    상기 복수의 박막 트랜지스터 중 적어도 하나와 중첩하고 하나의 화소 영역 내의 두개의 아일랜드 형태의 컬러 필터 사이에 배치된 단차 보상부를 형성하는 단계;
    상기 컬러 필터 상의 상기 화소 영역에 화소 전극을 형성하는 단계; 및
    상기 단차 보상부 상의 상기 제1 차광 영역에 블랙 매트릭스, 메인 컬럼 스페이서, 및 서브 컬럼 스페이서를 형성하는 단계;를 포함하며,
    상기 단차 보상부는 상기 베이스 기판의 두께 방향에서 상기 복수의 박막 트랜지스터 중 적어도 하나와 중첩하고, 상기 상기 베이스 기판의 상기 두께 방향에서 상기 블랙 매트릭스와 상기 복수의 박막 트랜지스터 중 적어도 하나 사이에 배치되고,
    상기 메인 컬럼 스페이서는 상기 단차 보상부와 중첩되게 형성되고,
    상기 컬러 필터는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 컬러 필터로 이루어진 군에서 선택된 적어도 하나를 포함하며, 상기 단차 보상부는 상기 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 필터 중 어느 하나이고,
    상기 단차 보상부는 인접하게 배치된 상기 컬러 필터와 연결된 표시 장치 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 12 항에 있어서, 상기 컬러 필터를 형성하는 단계, 및 상기 단차 보상부를 형성하는 단계는 동일 공정으로 이루어지는 표시 장치 제조 방법.
  16. 제 12 항에 있어서, 상기 블랙 매트릭스를 형성하는 단계, 및 상기 메인 컬럼 스페이서 및 서브 컬럼 스페이서를 형성하는 단계는 동일 공정으로 이루어지는 표시 장치 제조 방법.
  17. 제 16 항에 있어서, 상기 블랙 매트릭스, 상기 메인 컬럼 스페이서, 및 상기 서브 컬럼 스페이서를 형성하는 단계는,
    상기 단차 보상부가 형성된 상기 베이스 기판 상에 감광성 조성물을 도포하는 단계;
    상기 감광성 조성물 상에 마스크를 배치하고, 광을 조사하는 노광 단계; 및
    상기 노광된 감광성 조성물을 현상 및 경화하는 단계;를 포함하며,
    상기 마스크는 투광부, 반투광부, 및 차광부를 포함하는 표시 장치 제조 방법.
  18. 제17 항에 있어서, 상기 감광성 조성물이 네가티브(negative)형 포토레지스트인 경우, 상기 투광부는 상기 메인 컬럼 스페이서 형성 영역 및 상기 서브 컬럼 스페이서 형성 영역 상에 위치하는 표시 장치 제조 방법.
  19. 제17 항에 있어서, 상기 감광성 조성물이 포지티브(positive)형 포토레지스트인 경우, 상기 차광부는 상기 메인 컬럼 스페이서 형성 영역 및 상기 서브 컬럼 스페이서 형성 영역 상에 위치하는 표시 장치 제조 방법.
  20. 제12 항에 있어서, 상기 메인 컬럼 스페이서는 상기 블랙 매트릭스 표면을 기준으로 상기 서브 컬럼 스페이서보다 큰 높이를 갖게 형성하는 표시 장치 제조 방법.
  21. 제12 항에 있어서, 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서는 실질적으로 동일한 두께를 갖게 형성하는 표시 장치 제조 방법.
  22. 제12 항에 있어서, 상기 단차 보상부 및 상기 블랙 매트릭스 사이에 유기막을 더 형성하는 단계를 포함하는 표시 장치 제조 방법.
  23. 제22 항에 있어서, 상기 유기막을 형성하는 단계는,
    상기 단차 보상부와 중첩되는 제1 영역이 상기 단차 보상부와 중첩되지 않는 제2 영역보다 큰 높이를 갖게 형성하는 표시 장치 제조 방법.
  24. 제23 항에 있어서, 상기 제1 영역 및 상기 제2 영역 사이의 단차는 상기 메인 컬럼 스페이서 및 상기 서브 컬럼 스페이서 사이의 단차와 실질적으로 동일하게 형성하는 표시 장치 제조 방법.
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