KR102223139B1 - 박막 트랜지스터 기판 및 이를 포함하는 표시 패널 - Google Patents

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Abstract

개시된 박막 트랜지스터 기판은, 베이스 기판 및 박막 트랜지스터를 포함한다. 상기 베이스 기판은 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 배치된다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결되며, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되는 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극은 제1 소스층, 상기 제1 소스층 상에 배치되는 제2 소스층 및 상기 제1, 제2 소스층 사이에 배치되는 제1 확산 방지층을 포함하며, 상기 드레인 전극은 제1 드레인층, 상기 제1 드레인층 상에 배치되는 제2 드레인층 및 상기 제1, 제2 드레인층 사이에 배치되는 제2 확산 방지층을 포함한다. 따라서, 박막 트랜지스터의 전기적 특성이 개선될 수 있으며, 이에 따라서, 표시 패널의 신뢰성을 향상시킬 수 있다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시 패널{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 패널에 관한 것으로, 보다 상세하게는 전기적 특성이 개선된 박막 트랜지스터 기판 및 이를 포함하는 표시 패널에 관한 것이다.
최근, 대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 액정의 특정한 분자 배열에 전압을 인가하여 분자 배열을 변환시키고, 이러한 분자 배열의 변환에 의해 발광하는 액정 셀의 복굴절성, 선광성, 2 색성 및 광 산란 특성 등의 광학적 성질의 변화를 시각 변화로 변환하여 영상을 표시하는 디스플레이 장치이다.
상기 액정 표시 장치는 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널에 광을 제공하는 백라이트 유닛을 포함한다. 상기 액정 표시 패널은 금속을 이용하여 배선 패턴을 형성하는데, 이러한 배선 패턴은 서로 다른 금속을 포함하는 다중 층으로 형성될 수 있다. 이 때, 금속들 사이의 밀도 등의 차이로 인하여, 인접한 금속층으로 서로 확산되는 문제점이 있다. 이와 같이, 인접하는 금속층으로 확산된 영역은 인접하는 금속층들에 비하여 열역학적으로 안정한 상태이다. 이에 따라, 배선 패턴을 형성하기 위한 식각 공정에서 금속층이 완전히 식각되지 않고 잔류하게 되어, 박막 트랜지스터 등의 전기적 특성이 저하되는 문제점이 있다.
본 발명의 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 박막 트랜지스터의 전기적 특성이 개선된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터 기판을 포함하는 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 베이스 기판 및 박막 트랜지스터를 포함한다. 상기 베이스 기판은 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 배치된다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결되며, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되는 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극은 제1 소스층, 상기 제1 소스층 상에 배치되는 제2 소스층 및 상기 제1, 제2 소스층 사이에 배치되는 제1 확산 방지층을 포함한다. 상기 드레인 전극은 제1 드레인층, 상기 제1 드레인층 상에 배치되는 제2 드레인층 및 상기 제1, 제2 드레인층 사이에 배치되는 제2 확산 방지층을 포함한다.
일 실시예에 있어서, 상기 1 소스층 및 상기 제1 드레인층은 몰리브데늄(Mo)을 포함하며, 상기 제2 소스층 및 상기 제2 드레인층은 알루미늄(Al)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON), 산질화알루미늄(AlON)을 포함할 수 있다.
일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극의 두께는 500Å 내지 3000Å 일 수 있다.
일 실시예에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층의 두께는 50Å 내지 300Å 일 수 있다.
일 실시예에 있어서, 상기 데이터 라인은 제1 데이터층, 상기 제1 데이터층 상에 배치되는 제2 데이터층 및 상기 제1 데이터층과 상기 제2 데이터층 사이에 배치되는 제3 확산 방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 제1 게이트층, 상기 제1 게이트층 상에 배치되는 제2 게이트층 및 상기 제1 게이트층과 상기 제2 게이트층 사이에 배치되는 제4 확산 방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터를 커버하는 데이터 절연층, 상기 데이터 절연층 상에 배치되는 컬러 필터 및 상기 컬러 필터 상에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 제1 기판, 제2 기판 및 박막 트랜지스터를 포함한다. 상기 제1 기판은 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 배치된다. 상기 박막 트랜지스터는 상기 게이트 라인 및 상기 데이터 라인과 연결되며, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되는 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극은 제1 소스층, 상기 제1 소스층 상에 배치되는 제2 소스층 및 상기 제1, 제2 소스층 사이에 배치되는 제1 확산 방지층을 포함한다. 상기 드레인 전극은 제1 드레인층, 상기 제1 드레인층 상에 배치되는 제2 드레인층 및 상기 제1, 제2 드레인층 사이에 배치되는 제2 확산 방지층을 포함한다.
일 실시예에 있어서, 상기 1 소스층 및 상기 제1 드레인층은 몰리브데늄(Mo)을 포함하며, 상기 제2 소스층 및 상기 제2 드레인층은 알루미늄(Al)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON), 산질화알루미늄(AlON)을 포함할 수 있다.
일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극의 두께는 500Å 내지 3000Å 일 수 있다.
일 실시예에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층의 두께는 50Å 내지 300Å 일 수 있다.
일 실시예에 있어서, 상기 데이터 라인은 제1 데이터층, 상기 제1 데이터층 상에 배치되는 제2 데이터층 및 상기 제1 데이터층과 상기 제2 데이터층 사이에 배치되는 제3 확산 방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 제1 게이트층, 상기 제1 게이트층 상에 배치되는 제2 게이트층 및 상기 제1 게이트층과 상기 제2 게이트층 사이에 배치되는 제4 확산 방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터를 커버하는 데이터 절연층, 상기 데이터 절연층 상에 배치되는 컬러 필터 및 상기 컬러 필터 상에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함할 수 있다.
본 발명에 따른 박막 트랜지스터 및 이를 포함하는 표시 패널에 따르면, 박막 트랜지스터의 전기적 특성이 개선될 수 있으며, 이에 따라서, 표시 패널의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 제1 화소의 평면도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 표시 패널의 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명에 따른 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 1을 참조하면, 상기 표시 패널은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장될 수 있다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 이와 달리 상기 게이트 라인(GL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 화소들은 매트릭스 형태로 배치된다. 상기 화소들은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 의해 정의되는 영역에 배치될 수 있다.
각 화소는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 예를 들어, 각 화소는 인접한 하나의 게이트 라인(GL) 및 인접한 하나의 데이터 라인(DL)에 연결될 수 있다.
상기 화소는 직사각형 형상, V 자 형상 및 Z 자 형상 등 다양할 수 있다.
도 2는 도 1의 제1 화소의 평면도이다. 도 3은 도 1의 I-I' 선을 따라 절단한 표시 패널의 단면도이다.
도 1 내지 도 3을 참조하면, 상기 표시 패널은, 제1 기판(100), 제2 기판(200) 및 액정층(300)을 포함한다.
상기 제1 기판(100)은 제1 베이스 기판(110), 게이트 절연층(120), 데이터 절연층(130), 박막 트랜지스터(TFT), 패시베이션층(140), 컬러 필터(150) 및 화소 전극(PE)을 포함한다.
상기 제1 베이스 기판(110)은 투명한 절연기판이다. 예를 들어, 유리기판 또는 투명한 플라스틱 기판일 수 있다. 상기 제1 베이스 기판(110)은 영상을 표시하는 복수의 화소 영역을 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다.
상기 화소는 스위칭 소자(switching element)를 더 포함한다. 예를 들어, 상기 스위칭 소자는 박막 트랜지스터(Thin Film Transistor; TFT)일 수 있다. 상기 스위칭 소자는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 상기 스위칭 소자는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 교차하는 영역에 배치될 수 있다.
상기 제1 베이스 기판(110) 상에 게이트 전극(GE) 및 게이트 라인(GL)을 포함하는 게이트 패턴이 배치된다. 상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다.
상기 게이트 절연층(120)은 상기 게이트 패턴이 배치된 상기 제1 베이스 기판(110) 상에 배치되어, 상기 게이트 패턴을 절연한다.
상기 게이트 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(120)은 산화실리콘(SiOX) 또는 질화실리콘(SiNX)을 포함할 수 있다.
상기 게이트 절연층(120) 상에 반도체 패턴(SM)을 형성한다. 상기 반도체 패턴(SM)은 상기 게이트 전극(GE)과 중첩하여 배치된다.
상기 반도체 패턴(SM)이 형성된 상기 게이트 절연층(120) 상에 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 패턴이 배치된다. 상기 소스 전극(SE)은 상기 반도체 패턴(SM)과 중첩하고, 상기 데이터 라인(DL)에 전기적으로 연결된다.
상기 드레인 전극(DE)은 상기 반도체 패턴(SM) 상에 상기 소스 전극(SE)으로부터 이격된다. 상기 반도체 패턴(SM)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 이룬다.
상기 반도체 패턴(SM) 상에 형성된 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 다중 층(multi layer)으로 형성된다.
예를 들어, 상기 소스 전극(SE)은 제1 소스층(SE1), 상기 제1 소스층(DE1) 상에 배치되는 제2 소스층(SE3) 및 상기 제1, 제2 소스층(SE1, SE3) 사이에 배치되는 제1 확산 방지층(SE2)을 포함한다.
예를 들어, 상기 드레인 전극(DE)은 제1 드레인층(DE1), 상기 제1 드레인층(DE1) 상에 배치되는 제2 드레인층(DE3) 및 상기 제1, 제2 드레인층(DE1, DE3) 사이에 배치되는 제2 확산 방지층(DE2)을 포함한다.
상기 제1 소스층(SE1)과 상기 제1 드레인층(DE1)은 동일한 층에 형성되며, 상기 제2 소스층(SE3)과 상기 제2 드레인층(DE3)은 동일한 층에 형성된다. 또한, 상기 제1 소스층(SE1)과 상기 제1 드레인층(DE1)은 동일한 물질을 포함한다. 상기 제2 소스층(SE3)과 상기 제2 드레인층(DE3)은 동일한 물질을 포함한다.
인접하는 금속의 확산을 방지하기 위하여, 상기 제1, 제2 소스층(SE1, SE3) 사이에 배치되는 제1 확산 방지층(SE2) 및 상기 제1, 제2 드레인층(DE1, DE3) 사이에 배치되는 제2 확산 방지층(DE2)을 포함한다.
상기 제1 확산 방지층(SE2) 및 상기 제2 확산 방지층(DE2)은 상기 제1 소스, 드레인층(SE1, DE1)과 상기 제2 소스, 드레인층(SE2, DE2) 사이에 배치되어, 인접하는 금속층으로 금속이 확산되는 것을 방지할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 제1 확산 방지층(SE2) 및 상기 제2 확산 방지층(DE2)을 포함하므로, 상기 전도 채널을 형성하는 에칭 공정에서, 상기 전도 채널에 대응하는 금속 패턴을 용이하게 제거할 수 있다. 따라서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 상기 전도 채널의 상기 반도체 패턴(SM) 상에 금속 패턴을 잔류시키지 않을 수 있어, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 제1 소스층(SE1)과 상기 제1 드레인층(DE1)은 몰리브데늄(Mo)을 포함할 수 있으며, 상기 제2 소스층(SE3)과 상기 제2 드레인층(DE3)은 알루미늄(Al)을 포함할 수 있다.
예를 들어, 상기 제1 확산 방지층(SE2) 및 상기 제2 확산 방지층(DE2)은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON) 및 산질화알루미늄(AlON)을 포함할 수 있다.
예를 들어, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 두께는 500Å 내지 3000Å으로 형성될 수 있다.
상기 제1 확산 방지층(SE2) 및 상기 제2 확산 방지층(DE2)의 두께는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 두께의 10%로 형성될 수 있다. 예를 들어, 상기 제1 확산 방지층(SE2) 및 상기 제2 확산 방지층(DE2)의 두께는 50Å 내지 300Å으로 형성될 수 있다. 상기 제1 확산 방지층(SE2) 및 상기 제2 확산 방지층(DE2)의 두께가 50Å 미만인 경우, 금속의 확산을 방지하기 어려우며, 300Å 초과인 경우, 박막 트랜지스터의 전기적 특성이 저하될 수 있다.
상기 데이터 라인(DL)은 상기 게이트 절연층(120) 상에 배치될 수 있다. 예를 들어, 상기 데이터 라인(DL)은 제1 데이터층(DL1), 제2 데이터층(DL3) 및 제3 확산 방지층(DL2)을 포함한다.
상기 제3 확산 방지층(DL2)은 상기 제1 데이터층(DL1) 상에 배치되며, 제2 데이터층(DL3)은 상기 제3 확산 방지층(DL2) 상에 배치된다. 예를 들어, 상기 제3 확산 방지층(DL2)은 상기 제1 데이터층(DL1) 및 상기 제2 데이터층(DL3) 사이에 배치될 수 있다.
예를 들어, 상기 제1 데이터층(DL1)은 상기 제1 소스, 드레인층(SE1, DE1)과 동일한 물질을 포함할 수 있으며, 상기 제2 데이터층(DL3)은 상기 제2 소스, 드레인층(SE3, DE3)과 동일한 물질을 포함할 수 있다.
예를 들어, 상기 제3 확산 방지층(DL2)은 상기 제1, 제2 확산 방지층(SE2, DE2)과 동일한 물질을 포함할 수 있다.
상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 반도체 패턴(SM)은 상기 박막 트랜지스터(TFT)를 구성한다.
상기 게이트 전극(GE) 및 상기 게이트 라인(GL)은 다중 층으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)은 제1 게이트층(GE1), 제2 게이트층(GE3) 및 제4 확산 방지층(GE2)을 포함할 수 있다.
상기 제4 확산 방지층(GE2)은 상기 제1 게이트층(GE1) 상에 배치되며, 제2 게이트층(GE3)은 상기 제4 확산 방지층(GE2) 상에 배치된다. 예를 들어, 상기 제4 확산 방지층(GE2)은 상기 제1 게이트층(GE1) 및 상기 제2 게이트층(GE3) 사이에 배치될 수 있다.
예를 들어, 상기 제1 게이트층(GE1)은 상기 제1 소스, 드레인층(SE1, DE1)과 동일한 물질을 포함할 수 있으며, 상기 제2 게이트층(GE3)은 상기 제2 소스, 드레인층(SE3, DE3)과 동일한 물질을 포함할 수 있다.
예를 들어, 상기 제4 확산 방지층(GE2)은 상기 제1, 제2 확산 방지층(SE2, DE2)과 동일한 물질을 포함할 수 있다.
상기 데이터 절연층(130)은 상기 게이트 절연층(120) 상에 배치되어 상기 데이터 패턴을 절연한다. 예를 들어, 상기 데이터 절연층(130)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다.
상기 데이터 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 데이터 절연층(130)은 산화실리콘(SiOX) 또는 질화실리콘(SiNX)을 포함할 수 있다.
상기 데이터 절연층(130) 상에는 상기 컬러 필터(140)가 배치된다.
상기 컬러 필터(140)은 서로 인접한 상기 데이터 라인들(DL) 사이에 배치된다. 상기 컬러 필터(140)은 상기 액정층(300)을 투과하는 광에 색을 제공하기 위한 것이다.
상기 컬러 필터(140)은 상기 각 화소 영역에 대응하여 제공된다. 예를 들어, 상기 컬러 필터(140)은 적색 컬러 필터(red), 녹색 컬러 필터(green) 및 청색 컬러 필터(blue)일 수 있다. 상기 컬러 필터(140)은 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 예를 들어, 상기 컬러 필터(140)은 제1 방향(D1)으로 서로 인접한 화소 영역의 경계에서 이격되어 형성될 수 있다.
상기 컬러 필터(140)은 제1 방향(D1)으로 상기 데이터 라인들(DL)을 경계로 하여 섬(island) 형태로 형성될 수 있다. 이와 달리, 상기 컬러 필터(140)은 서로 인접한 화소 영역의 경계에서 일부가 인접한 컬러 필터(140)에 의해 중첩될 수 있다.
상기 화소 전극(PE)은 상기 화소 영역 내에 배치될 수 있다. 상기 화소 전극(PE)은 상기 컬러 필터(140) 상에 배치된다. 상기 화소 전극(PE)은 콘택홀(CH)을 통하여 상기 박막 트랜지스터(TFT)의 상기 드레인 전극(DE)와 전기적으로 연결된다. 상기 화소 전극(PE)에는 상기 박막 트랜지스터(TFT)를 통해 계조 전압(grayscale voltage)이 인가된다.
예를 들어, 상기 화소 전극(PE)은 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 알루미늄 도핑된 징크 옥사이드(AZO)와 같은 투명 도전체를 포함할 수 있다.
예를 들어, 상기 화소 전극(PE)은 슬릿 패턴을 포함할 수 있다.
상기 제2 기판(200)은 제2 베이스 기판(210), 블랙 매트릭스(BM) 및 공통 전극(CE)을 포함한다.
상기 블랙 매트릭스(BM)은 상기 박막 트랜지스터와 연결된 신호 배선 및 상기 신호 배선과 중첩하여 광을 차단할 수 있다.
상기 블랙 매트릭스(BM)는 상기 제2 방향(D2)으로 연장된 상기 데이터 라인(DL)과 중첩하여 광을 차단할 수 있다. 예를 들어, 상기 블랙 매트릭스(BM)는 서로 인접한 화소 영역의 경계에 배치될 수 있다.
상기 블랙 매트릭스(BM)는 상기 게이트 라인(GL) 및 상기 박막 트랜지스터(TFT)가 배치되는 영역에 대응하여 배치될 수 있다. 상기 블랙 매트릭스(BM)는 상기 제1 방향(D1)으로 연장된 게이트 라인(GL)과 중첩하여 광을 차단할 수 있다. 예를 들어, 상기 블랙 매트릭스(BM)는 화소의 비표시 영역(non-display area)에 형성된다.
예를 들어, 상기 블랙 매트릭스(BM)는 카본 블랙(carbon black) 등의 안료가 첨가된 감광성 유기 물질을 포함할 수 있다.
상기 공통 전극(CE)는 제2 전극(EL2)은 상기 블랙매트릭스(BM) 상에 배치된다. 상기 공통 전극(CE)은 상기 제2 베이스 기판(210) 전면적에 걸쳐 형성될 수 있다.
예를 들어, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO)이나 산화 인듐 아연(indium zinc oxide: IZO)과 같은 투명 도전성 물질을 포함할 수 있다.
상기 액정층(300)은 상기 제1 기판(100) 및 상기 제2 기판(200) 사이에 배치된다.
상기 액정층(300)은 액정(liquid crystal) 분자들을 포함할 수 있다. 상기 액정층(300)은 상기 화소 전극(PE) 및 상기 공통 전극(CE) 사이에 인가되는 전계(electric field)에 의하여 상기 액정 분자들의 배열을 조절하여 상기 화소의 광 투과율을 조절할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b를 참조하면, 베이스 기판(110) 상에 제1 게이트 금속층(GML1), 상기 제1 게이트 금속층(GML1) 상에 배치된 게이트 확산 방지층(GML2) 및 상기 게이트 확산 방지층(GML2) 상에 배치된 제2 게이트 금속층(GML3)이 형성된다.
상기 제1 게이트 금속층(GML1), 상기 게이트 확산 방지층(GML2) 및 상기 제2 게이트 금속층(GML3)은 순차적으로 적층될 수 있다.
예를 들어, 상기 제1 게이트 금속층(GML1), 상기 게이트 확산 방지층(GML2) 및 상기 제2 게이트 금속층(GML3)은 스퍼터링(sputtering) 공정을 통하여 형성될 수 있다.
예를 들어, 상기 제1 게이트 금속층(GML1)은 몰리브데늄(Mo)을 포함할 수 있으며, 상기 제2 게이트 금속층(GML3)은 알루미늄(Al)을 포함할 수 있다. 상기 게이트 확산 방지층(GML2)은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON) 및 산질화알루미늄(AlON)을 포함할 수 있다.
상기 제1 게이트 금속층(GML1), 상기 게이트 확산 방지층(GML2) 및 상기 제2 게이트 금속층(GML3) 상에 포토레지스트 물질을 도포하고, 마스크를 이용하여 게이트 전극(GE)이 형성될 위치와 중첩하여 포토 패턴을 형성한다. 상기 포토 패턴을 마스크로 하여, 상기 제1 게이트 금속층(GML1), 상기 게이트 확산 방지층(GML2) 및 상기 제2 게이트 금속층(GML3)을 식각하여, 상기 게이트 전극(GE)을 형성한다. 예를 들어, 상기 제1 게이트 금속층(GML1), 상기 게이트 확산 방지층(GML2) 및 상기 제2 게이트 금속층(GML3)은 건식 식각 공정(dry etch process)을 통하여 식각 될 수 있다.
상기 게이트 전극(GE)이 형성된 상기 베이스 기판(110) 상에 무기 절연 물질을 증착하여 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 상기 게이트 전극(GE)을 절연한다.
예를 들어, 상기 무기 절연 물질은 산화실리콘(SiOX) 또는 질화실리콘(SiNX)을 포함할 수 있다.
도 4c 및 도 4d를 참조하면, 상기 게이트 절연층(120) 상에 반도체 패턴(SM)을 형성한다. 상기 반도체 패턴(SM)은 상기 게이트 전극(GE)과 중첩한다.
상기 반도체 패턴(SM)이 형성된 상기 게이트 절연층(120) 상에 제1 데이터 금속층(DML1), 상기 제1 데이터 금속층(DML1) 상에 배치된 데이터 확산 방지층(DML2) 및 상기 데이터 확산 방지층(DML2) 상에 배치된 제2 데이터 금속층(DML3)이 형성된다.
상기 제1 데이터 금속층(DML1), 상기 데이터 확산 방지층(DML2) 및 상기 제2 데이터 금속층(DML3)은 순차적으로 적층될 수 있다.
예를 들어, 상기 제1 데이터 금속층(DML1), 상기 데이터 확산 방지층(DML2) 및 상기 제2 데이터 금속층(DML3)은 스퍼터링(sputtering) 공정을 통하여 형성될 수 있다.
예를 들어, 상기 제1 데이터 금속층(DML1)은 몰리브데늄(Mo)을 포함할 수 있으며, 상기 제2 데이터 금속층(DML3)은 알루미늄(Al)을 포함할 수 있다. 상기 데이터 확산 방지층(DML2)은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON) 및 산질화알루미늄(AlON)을 포함할 수 있다.
상기 제1 데이터 금속층(DML1), 상기 데이터 확산 방지층(DML2) 및 상기 제2 데이터 금속층(DML3) 상에 포토레지스트 물질을 도포하고, 마스크를 이용하여 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)이 형성될 위치와 중첩하여 포토 패턴을 형성한다. 상기 포토 패턴을 마스크로 하여, 상기 제1 데이터 금속층(DML1), 상기 데이터 확산 방지층(DML2) 및 상기 제2 데이터 금속층(DML3)을 식각하여, 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성한다. 예를 들어, 상기 마스크는 하프톤 마스크(half tone mask)를 사용할 수 있다. 예를 들어, 상기 제1 데이터 금속층(DML1), 상기 데이터 확산 방지층(DML2) 및 상기 제2 데이터 금속층(DML3)은 건식 식각 공정(dry etch process)을 통하여 식각 될 수 있다.
상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 상기 베이스 기판(110) 상에 무기 절연 물질을 증착하여 데이터 절연층(130)을 형성한다. 상기 데이터 절연층(130)은 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 절연한다.
예를 들어, 상기 무기 절연 물질은 산화실리콘(SiOX) 또는 질화실리콘(SiNX)을 포함할 수 있다.
이상에서 설명한 본 발명에 따르면, 박막 트랜지스터 기판을 포함하는 다양한 형태의 액정 표시 장치, 유기 발광 표시 장치 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 기판 110: 제1 베이스 기판
120: 게이트 절연층 130: 데이터 절연층
140: 컬러 필터 200: 제2 기판
210: 제2 베이스 기판 300: 액정층
GE; 게이트 전극 SE: 소스 전극
DE: 드레인 전극 SM: 반도체 패턴
GL: 게이트 라인 DL: 데이터 라인
D1: 제1 방향 D2: 제2 방향

Claims (20)

  1. 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 배치되는 베이스 기판; 및
    상기 게이트 라인 및 상기 데이터 라인과 연결되며, 상기 베이스 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,
    상기 소스 전극은 제1 소스층, 상기 제1 소스층 상에 배치되는 제2 소스층 및 상기 제1, 제2 소스층 사이에 배치되는 제1 확산 방지층을 포함하며,
    상기 드레인 전극은 제1 드레인층, 상기 제1 드레인층 상에 배치되는 제2 드레인층 및 상기 제1, 제2 드레인층 사이에 배치되는 제2 확산 방지층을 포함하며,
    상기 제1 소스층 및 상기 제1 드레인층은 몰리브데늄(Mo)을 포함하며, 상기 제2 소스층 및 상기 제2 드레인층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON), 산질화알루미늄(AlON)으로 이루어진 그룹에서 선택된 하나이상을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극의 두께는 500Å 내지 3000Å 인 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제4항에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층의 두께는 50Å 내지 300Å 인 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 데이터 라인은 제1 데이터층, 상기 제1 데이터층 상에 배치되는 제2 데이터층 및 상기 제1 데이터층과 상기 제2 데이터층 사이에 배치되는 제3 확산 방지층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제6항에 있어서, 상기 제3 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서, 상기 게이트 전극은 제1 게이트층, 상기 제1 게이트층 상에 배치되는 제2 게이트층 및 상기 제1 게이트층과 상기 제2 게이트층 사이에 배치되는 제4 확산 방지층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서, 상기 제4 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1항에 있어서,
    상기 박막 트랜지스터를 커버하는 데이터 절연층;
    상기 데이터 절연층 상에 배치되는 컬러 필터; 및
    상기 컬러 필터 상에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 배치되는 제1 기판 및 상기 제1 기판에 대향하는 제2 기판; 및
    상기 게이트 라인 및 상기 데이터 라인과 연결되며, 상기 제1 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 중첩하는 반도체 패턴, 상기 반도체 패턴 상에 서로 이격되는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,
    상기 소스 전극은 제1 소스층, 상기 제1 소스층 상에 배치되는 제2 소스층 및 상기 제1, 제2 소스층 사이에 배치되는 제1 확산 방지층을 포함하며,
    상기 드레인 전극은 제1 드레인층, 상기 제1 드레인층 상에 배치되는 제2 드레인층 및 상기 제1, 제2 드레인층 사이에 배치되는 제2 확산 방지층을 포함하며,
    상기 제1 소스층 및 상기 제1 드레인층은 몰리브데늄(Mo)을 포함하며, 상기 제2 소스층 및 상기 제2 드레인층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 표시 패널.
  12. 삭제
  13. 제11항에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층은 산화몰리브데늄(MoO), 질화몰리브데늄(MoN), 산화알루미늄(AlO), 질화알루미늄(AlN), 산질화몰리브데늄(MoON), 산질화알루미늄(AlON)으로 이루어진 그룹에서 선택된 하나이상을 포함하는 것을 특징으로 하는 표시 패널.
  14. 제11항에 있어서, 상기 소스 전극 및 상기 드레인 전극의 두께는 500Å 내지 3000Å 인 것을 특징으로 하는 표시 패널.
  15. 제14항에 있어서, 상기 제1 확산 방지층 및 상기 제2 확산 방지층의 두께는 50Å 내지 300Å 인 것을 특징으로 하는 표시 패널.
  16. 제11항에 있어서, 상기 데이터 라인은 제1 데이터층, 상기 제1 데이터층 상에 배치되는 제2 데이터층 및 상기 제1 데이터층과 상기 제2 데이터층 사이에 배치되는 제3 확산 방지층을 더 포함하는 것을 특징으로 하는 표시 패널.
  17. 제16항에 있어서, 상기 제3 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  18. 제11항에 있어서, 상기 게이트 전극은 제1 게이트층, 상기 제1 게이트층 상에 배치되는 제2 게이트층 및 상기 제1 게이트층과 상기 제2 게이트층 사이에 배치되는 제4 확산 방지층을 더 포함하는 것을 특징으로 하는 표시 패널.
  19. 제18항에 있어서, 상기 제4 확산 방지층은 상기 제1 확산 방지층 및 상기 제2 확산 방지층과 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  20. 제11항에 있어서,
    상기 박막 트랜지스터를 커버하는 데이터 절연층;
    상기 데이터 절연층 상에 배치되는 컬러 필터; 및
    상기 컬러 필터 상에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 것을 특징으로 하는 표시 패널.
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