JP5560227B2 - 液晶表示装置の製造方法及び液晶表示装置 - Google Patents

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Description

本発明は、横電界方式の液晶表示装置の製造方法及び液晶表示装置に関する。
液晶表示装置に使用される液晶表示パネルは、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
液晶表示装置はフラットで軽量であることから、色々な分野で用途が広がっている。携帯電話やＤＳＣ（Digital Still Camera）等には、小型の液晶表示装置が広く使用されている。液晶表示装置では視野角特性が問題である。視野角特性は、画面を正面から見た場合と、斜め方向から見た場合に、輝度が変化したり、色度が変化したりする現象である。視野角特性は、液晶分子を水平方向の電界（横電界）によって動作させるＩＰＳ（In Plane Switching）方式が優れた特性を有している（例えば、特許文献１）。
ＩＰＳ方式も種々存在するが、例えば、コモン電極（共通電極）あるいは画素電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極あるいはコモン電極を配置し、画素電極とコモン電極の間に発生する電界によって液晶分子を回転させる方式が透過率を大きくすることが出来るので、現在主流となっている。
以上のような方式のＩＰＳは、従来は、まず、ＴＦＴを形成し、ＴＦＴをパッシベーション膜で覆い、その上に、上記コモン電極（あるいは画素電極）、絶縁膜、画素電極（あるいはコモン電極）等を形成している。しかし、製造コスト低減の要求があり、このために、ＴＦＴ基板における導電膜、絶縁膜等の層数を低減することが行われている。
特開２０１０−８９９９号公報
図１は、従来のＩＰＳ方式の課題であるＴＦＴ基板における導電膜、絶縁膜等の層数の低減を含め、発明者等が検討した新規なＴＦＴ基板の製法及び構造を説明するための断面図であり、図４はＴＦＴ基板の平面図である。
ＴＦＴ基板は、図４に示すように基板１、製品部（液晶表示装置部）１２、製品画素部１３、製品配線部１４、膜厚ＴＥＧ部１７を有する。本図では２つの製品部を含む。
このＴＦＴ基板の製造方法について説明する。図１（ａ）に示すように、ガラスで形成された基板１の上にゲート電極２を形成する（ゲート電極形成工程）。ゲート電極２は例えば、Ａｌ（アルミニウム）やその化合物、合金の上にＭｏ（モリブデン）やその化合物、合金が積層された構成となっている。
次に、図１（ｂ）に示すように、ゲート電極２が形成された基板１上にＳｉＮ（窒化シリコン）のＣＶＤ法によってゲート絶縁膜３を形成し、更に、ゲート絶縁膜３の上で、ゲート電極２の上方に半導体層４を形成する（ゲート絶縁膜形成工程、半導体層形成工程）。半導体層４としてＣＶＤ法によってａ−Ｓｉ膜を形成した。この半導体層４の所定の領域がＴＦＴにおけるチャネル層となる。
次に、図１（ｃ）に示すように半導体層４が形成された基板１上にＩＴＯ膜を平面ベタで形成後、ホトリソグラフィによって半導体層４上のＩＴＯ膜が除去されるようにパターニングして画素電極５を形成する（画素電極形成工程）。
次に、図１（ｄ）に示すように、半導体層４及び画素電極５が形成された基板１上にＭｏ膜又は、Ａｌ含有Ｍｏ膜やＭｏ膜でＡｌ膜を挟んだ多層膜を平面ベタで形成後、ホトレジスト膜７をエッチングマスクとして用いるホトリソグラフィにより、所定の領域の半導体層と画素電極が露出され、Ｍｏ等の膜が半導体層４上から画素電極上へ延伸して残るようにパターニングしてドレイン電極６を形成する（ドレイン電極形成工程）と共に、露出された半導体層４のチャネルエッチング８を行なう（チャネルエッチング工程）。半導体層４のエッチングはＳＦ６やＣＦ４等フッ素を含む反応ガスを用いて行なった。画素電極５の一部はドレイン電極６と重なっており、画素電極５とドレイン電極６とは電気的に接続されている。半導体層４とドレイン電極６との間にはオーミックコンタクトをとるために、図示しないｎ＋Ｓｉ層が形成されている。
次に、図１（ｅ）に示すように、チャネルエッチングされた半導体層４、画素電極、ドレイン電極６等を覆うように絶縁膜（パッシベーション膜）９を形成する（絶縁膜形成工程）。この絶縁膜９はＳｉＮ膜であり、ＣＶＤ法によって形成した。
次に、図１（ｆ）に示すように、共通電極（画素電極５上部において櫛歯状）をＩＴＯ膜により形成した（共通電極形成工程）。なお、パッシベーション膜９は本来ＴＦＴを保護するために形成されるが、図１においては、共通電極１０と画素電極５の間の絶縁膜の役割を兼ねている。
その後、（ｉ）カラーフィルタ等が形成された対向基板の貼り合せ、（ｉｉ）液晶充填、（ｉｉｉ）貼り合せた基板の切断、（ｉｖ）駆動回路搭載、（ｖ）バックライトの組み合せ等の工程を経て液晶表示装置が完成する。なお、上記（ｉ）〜（ｉｉｉ）の順番は問わない。
上記工程により製造されたＴＦＴ基板は、従来のＩＰＳ方式の構造に比し、ドレイン電極と画素電極との間の絶縁膜の形成工程や加工工程が省略され、低コスト化を図れることが分かった。
しかしながら、更なる検討を進めた結果、上記プロセスで製造したＴＦＴ基板を備えた液晶表示装置において点灯異常の発生することが判明した。
本発明は上記問題点に鑑みてなされたものであり、本発明の目的は、層数を低減し、製造コストを抑え、かつ点灯異常を抑制して製造歩留まりの向上を図ることのできる液晶表示装置の製造方法及び信頼性の高い液晶表示装置を提供することにある。
上記目的を達成するための一実施形態として、基板の第１領域に第１半導体層を、第２領域に第２半導体層を形成する第２工程と、前記第１領域に前記第１半導体層と離間して第１電極を、前記第２領域に前記第２半導体層と離間して第２電極を形成する第３工程と、前記第１領域の前記第１半導体層と前記第１電極とを電気的に接続する第３電極を形成すると共に、前記第１半導体層及び前記第２半導体層を露出させる第４工程と、前記第２半導体層をエッチング量の指標として用いて露出された前記第１半導体層をエッチングする第５工程とを有することを特徴とする液晶表示装置の製造方法とする。
また、基板上の第１領域に画素領域が設けられた液晶表示装置において、前記画素領域には、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、ゲート電極上部の前記ゲート絶縁膜上に設けられた半導体層と、前記半導体層と離間して配置された画素電極と、前記半導体層と前記画素電極上に配置され前記半導体層と前記画素電極とを電気的に接続するドレイン電極と、前記画素電極の上部に配置された共通電極とが設けられ、前記基板上の第２領域には、前記画素電極と同時に形成された同一材料からなる電極が設けられていることを特徴とする液晶表示装置とする。
本発明によれば、画素領域において画素電極形成後にドレイン電極を形成し、膜厚ＴＥＧ周辺にも画素電極を形成しておくことにより、層数を低減し、製造コストを抑え、かつ点灯異常を抑制して製造歩留まりの向上を図ることのできる液晶表示装置の製造方法及び信頼性の高い液晶表示装置を提供することができる。
本発明に係る検討結果を説明するための液晶表示装置のＴＦＴ基板の画素領域における製造工程を示す概略断面図であり、（ａ）はゲート電極形成工程、（ｂ）はゲート絶縁膜及び半導体層形成工程、（ｃ）は画素電極形成工程、（ｄ）はドレイン電極形成及びチャネルエッチング工程、（ｅ）は絶縁膜形成工程、（ｆ）は共通電極形成工程である。 本発明に係る検討結果を説明するための液晶表示装置のＴＦＴ基板の膜厚ＴＥＧ周辺における製造工程を示す概略断面図であり、（ａ）はゲート電極形成工程、（ｂ）はゲート絶縁膜及び半導体層形成工程、（ｃ）は画素電極形成工程、（ｄ）はドレイン電極形成及びチャネルエッチング工程、（ｅ）は絶縁膜形成工程、（ｆ）は共通電極形成工程である。 本発明の第１の実施例に係る液晶表示装置のＴＦＴ基板の膜厚ＴＥＧ周辺における製造工程を示す概略断面図であり、（ａ）はゲート電極形成工程、（ｂ）はゲート絶縁膜及び半導体層形成工程、（ｃ）は画素電極形成工程、（ｄ）はドレイン電極形成及びチャネルエッチング工程、（ｅ）は絶縁膜形成工程、（ｆ）は共通電極形成工程である。 本発明に係る検討結果を説明するための液晶表示装置のＴＦＴ基板の概略平面図である。 本発明の第１の実施例に係る液晶表示装置のＴＦＴ基板の概略平面図である。 チャネルエッチング工程におけるエッチング状況を説明するためのＴＦＴ基板の概略断面図であり、（ａ）はトランジスタ（ＴＦＴ）を含む画素領域、（ｂ）は膜厚ＴＥＧを含む周辺部で画素電極が形成されていない場合、（ｃ）は膜厚ＴＥＧを含む周辺部で画素電極が形成されている場合を示す。
本発明者等は、図１に示した工程で製造した液晶表示装置のＴＦＴ基板で発生した点灯異常の原因について詳細に検討した。その結果、半導体層４がチャネルエッチングの際に異常に厚くエッチングされていることを見出した。一方、画素領域におけるチャネルエッチング量の指標として用いていた膜厚ＴＥＧでは異常エッチングが認められなかった。そこで、膜厚ＴＥＧの製造工程について調べた。図２に膜厚ＴＥＧ周辺における製造工程を示す概略断面図を示す。図２（ａ）に示すゲート電極形成工程、図２（ｂ）に示すゲート絶縁膜及び半導体層形成工程、図２（ｅ）に示す絶縁膜形成工程は、図１（ａ）（ｂ）（ｅ）と同様にそれぞれの構成要素が形成されるが、画素電極工程において、図２（ｃ）では画素電極が形成されず、共通電極形成工程において、図２（ｆ）では共通電極が形成されない。特に、図２（ｃ）において画素電極が形成されないため、チャネルエッチング工程において、画素領域では、エッチングガスに曝されるのは、図１（ｄ）に示したように半導体層４、レジスト及び画素電極５であるが、膜厚ＴＥＧ周辺では、図２（ｄ）に示したように半導体層４とゲート絶縁膜である。エッチングガスに対してこれらを構成する材料のエッチング耐性を調べた結果、エッチングマスクとして用いたレジストの他、画素電極５を構成するＩＴＯの耐性が高いことが分かった。すなわち、図１（ｄ）に示した工程においては、エッチング反応が供給律速となっており、被エッチング材料の領域が小さな画素領域では余剰エッチングガスが発生してチャネルエッチングが加速され、一方、被エッチング材料の領域が大きな膜厚ＴＥＧ周辺ではエッチング速度が画素領域に比し、異なる（小さい）。そのために、膜厚ＴＥＧの値をエッチング量の指標として用いた場合、画素領域での半導体層のエッチング量が異常に大きくなると考えられた。
図６を用いて更に説明する。図６は、チャネルエッチング工程におけるエッチング状況を説明するためのＴＦＴ基板の概略断面図であり、（ａ）はトランジスタ（ＴＦＴ）を含む画素領域、（ｂ）は膜厚ＴＥＧを含む周辺部で画素電極が形成されていない場合、（ｃ）は膜厚ＴＥＧを含む周辺部で画素電極が形成されている場合を示す。チャネルエッチング工程において、画素領域では図６（ａ）に示すように、エッチングガス（Ｆ＊）は画素領域全面に供給されるが画素電極５上やレジスト膜上のエッチングガスは消費されないため半導体層４上へ供給され、半導体層４のエッチングが加速され、異常に厚くエッチングされる。一方、膜厚ＴＥＧ周辺では図６（ｂ）に示すように、エッチングガス（Ｆ＊）は膜厚ＴＥＧ周辺全面に供給され、供給された領域で消費されるため、エッチング速度が画素領域におけるエッチング速度と異なり、遅くなる。そこで、画素領域と膜厚ＴＥＧ周辺とにおいて半導体層４のエッチング量を揃えるためには、図６（ｃ）に示すように膜厚ＴＥＧ周辺のゲート絶縁膜３を画素電極５で覆い、エッチングガス（Ｆ＊）のゲート絶縁膜３上での消費を抑制して画素領域と同等のエッチング条件となるようにすれば良いと考えた。
本発明は上記知見に基づいて生まれたものであり、ＩＴＯ膜を画素領域だけでなく、膜厚ＴＥＧ周辺にも配置し、チャネルエッチング工程において、画素領域と膜厚ＴＥＧ周辺における被エッチング膜の面積率を調整することを特徴とする。
以下に本発明について実施例を用いて詳細に説明する。
第１の実施例について、主に図３を用いて説明する。図３は液晶表示装置のＴＦＴ基板の膜厚ＴＥＧ周辺における製造工程を示す概略断面図であり、（ａ）はゲート電極形成工程、（ｂ）はゲート絶縁膜及び半導体層形成工程、（ｃ）は画素電極形成工程、（ｄ）はドレイン電極形成及びチャネルエッチング工程、（ｅ）は絶縁膜形成工程、（ｆ）は共通電極形成工程である。画素領域の製造工程は図１と同様である。なお、図１と図３に示す同一符号は同一の構成要素を示し、同一材料で同時に形成される。
まず、ガラス基板１上の膜厚ＴＥＧ部にゲート電極２を形成した（図３（ａ））。ゲート電極２は、下層が２００ｎｍ厚のＡｌＮｄ合金膜で、上層が４０ｎｍ厚のＭｏＣｒ合金膜の二層膜とした。ＭｏＣｒ合金膜は、例えばＡｌＮｄ合金膜が他の用途（端子部等）に使用されたときに、ＡｌＮｄ合金とＩＴＯとの反応を防止することができる。
次に、ゲート電極２が形成されたガラス基板１上にゲート絶縁膜３を形成すると共に、膜厚ＴＥＧ部のゲート電極２の上部に半導体層４を形成した（図３（ｂ））。ゲート絶縁膜３は、３５０ｎｍ厚の窒化シリコン膜（ＳｉＮ膜）をＣＶＤ（Chemical Vapor Deposition)法により形成した。また、半導体層４は、１５０ｎｍ厚の非晶質シリコン膜（ａ−Ｓｉ膜）をＣＶＤ法により形成し、ポジレジストを用いたホトリソグラフィによりパターニングした。
次に、半導体層が形成された基板上の膜厚ＴＥＧ部の周辺に半導体層４と離間して画素電極５を形成した（図３（ｃ））。画素電極５は、目標厚さを７７ｎｍとして平面ベタに形成後、ホトリソグラフィによりパターニングし、た。電極のパターニングの際の画素電極の配置や面積は、画素領域における半導体層４のエッチング（チャネルエッチング）量と、膜厚ＴＥＧ部の半導体層４のエッチング量とが同等となるように決定される。この面積や配置は実験的に求めることも出来るし、使用するエッチングガスの種類や濃度、各材料のエッチング速度を用いてシミュレーションにより求めることもできる。図５は膜厚ＴＥＧ周辺に画素電極を配置した場合のＴＦＴ基板の平面図である。膜厚ＴＥＧ周辺において画素電極を配置する領域としては、図５に示すように製品エリア内パターン配置例１５や製品エリア外パターン配置例１６があげられる。製品エリア内パターン配置例１５の場合、この領域に配置された画素電極と共通電極とを電気的に接続することにより、ノイズを低減する効果がある。なお、製品部間の切断部には、異物発生防止の観点から画素電極を配置しないことが望ましい。
次に、画素電極が形成された基板上にドレイン電極を形成後、チャネルエッチングを行う（図３（ｄ））。本実施例では、Ｍｏ膜を平面ベタに形成後、ポジレジストを用いたホトリソグラフィにより、膜厚ＴＥＧ部や膜厚ＴＥＧ周辺のＭｏ膜は全て除去した。但し、画素領域と同様にドレイン電極のパターニングに用いたレジスト膜と共に膜厚ＴＥＧが露出するように残しておくことも出来る。この場合、このレジスト膜はエッチングに対してマスクとして働くため膜厚ＴＥＧ周辺において画素電極の代替物として用いることもできる。チャネルエッチングは、ドレイン電極形成に用いたレジストパターンを流用し、ＳＦ６ガスを用いて行なった。その際、画素領域における半導体層４のエッチング量は、膜厚ＴＥＧの半導体層４のエッチング量を指標とした。なお、エッチングガスとしてＳＦ６ガスを用いたが、フッ素を含むガスであれば使用することができる。
次に、チャネルエッチングが行なわれた基板上に平面ベタに絶縁膜９を形成した（図３（ｅ））。絶縁膜９は、５００ｎｍ厚のＳｉＮ膜をＣＶＤ法により形成した。この絶縁膜はＴＦＴを保護するためのパッシベーション膜としても機能する。
次に、絶縁膜が形成された基板上に共通電極を形成した（図３（ｆ））。本実施例では、共通電極用のＩＴＯ膜を平面ベタに形成後、膜厚ＴＥＧ部や膜厚ＴＥＧ周辺のＩＴＯ膜を全て除去した。
その後、（ｉ）カラーフィルタ等が形成された対向基板の貼り合せ、（ｉｉ）液晶充填、（ｉｉｉ）貼り合せた基板の切断、（ｉｖ）駆動回路搭載、（ｖ）バックライトの組み合せ等の工程を実施して液晶表示装置を作製した。
上記実施例により作製した液晶表示装置を評価した結果、チャネル（半導体層）の異常エッチングを防止することにより点灯異常の発生を抑制することができた。また、信頼性を向上することができた。
以上述べたように、本実施例によれば、層数を低減し、製造コストを抑え、かつ異常点灯を抑制して製造歩留まりの向上を図ることのできる液晶表示装置の製造方法及び信頼性の高い液晶表示装置を提供することができる。また、製品エリア内にエッチング量調整用の画素電極を配置することにより、ノイズ低減を図ることが可能となる。
１…基板、２…ゲート電極、３…ゲート絶縁膜、４…半導体層、５…画素電極、６…ドレイン電極、７…ホトレジスト膜、８…チャネルエッチング、９…絶縁膜（パッシベーション膜）、１０…共通電極、１２…製品部（液晶表示装置部）、１３…製品画素部、１４…製品配線部、１５…製品エリア内パターン配置例、１６…製品エリア外パターン配置例、１７…膜厚ＴＥＧ部。

Claims (9)

  1. 基板上の画素領域内に設けられる第１領域に第１半導体層を、前記画素領域の外側に設けられる第２領域に第２半導体層を形成する工程と、
    前記第１領域に前記第１半導体層と離間してＩＴＯからなる画素電極を、前記第２領域に前記第２半導体層と離間して前記画素電極と同層のＩＴＯからなる電極を形成する工程と、
    前記第１領域の前記第１半導体層と前記画素電極とを電気的に接続するドレイン電極を形成すると共に、前記第１半導体層の一部及び前記第２半導体層を露出させる工程と、
    前記第２半導体層をエッチング量の指標として用いて前記露出された第１半導体層の一部をエッチングする工程とを有することを特徴とする液晶表示装置の製造方法。
  2. 請求項１記載の液晶表示装置の製造方法において、
    前記第１半導体層と前記ドレイン電極と前記画素電極の上に絶縁膜を形成する工程と、
    前記絶縁膜上に共通電極を形成する工程と、を有することを特徴とする液晶表示装置の製造方法。
  3. 請求項１又は２に記載の液晶表示装置の製造方法において、
    前記第１及び前記第２半導体層は、非晶質シリコン層であることを特徴とする液晶表示装置の製造方法。
  4. 請求項１乃至３の何れかに記載の液晶表示装置の製造方法において、
    前記第２領域は、当該液晶表示装置の中に形成されていることを特徴とする液晶表示装置の製造方法。
  5. 請求項１乃至４の何れかに記載の液晶表示装置の製造方法において、
    前記第２領域に形成される前記画素電極と同層のＩＴＯからなる電極の面積や位置は、前記第１半導体層をエッチングする工程において前記第１半導体層と前記第２半導体層のエッチング量が同等となるように決定されることを特徴とする液晶表示装置の製造方法。
  6. 請求項１乃至５の何れかに記載の液晶表示装置の製造方法において、
    前記ドレイン電極は、Ｍｏ膜或いは、Ｍｏ膜やＡｌ含有Ｍｏ膜でＡｌ膜を挟んだ多層膜であることを特徴とする液晶表示装置の製造方法。
  7. 請求項１乃至６の何れかに記載の液晶表示装置の製造方法において、
    前記第２領域には、前記画素領域の外側に設けられる配線領域も含まれることを特徴とする液晶表示装置の製造方法。
  8. 基板上に画素領域と配線領域とが設けられた液晶表示装置において、
    前記画素領域には、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた半導体層およびＩＴＯからなる画素電極と、前記半導体層と前記画素電極との上に配置され前記半導体層と前記画素電極とを電気的に接続するドレイン電極と、前記画素電極の上部に配置された絶縁膜と共通電極とが設けられ、
    前記基板上の前記画素領域の外側の領域には、前記画素電極と同層の前記ＩＴＯからなる電極が設けられていることを特徴とする液晶表示装置。
  9. 請求項８記載の液晶表示装置において、
    前記ゲート絶縁膜は窒化シリコン膜、前記半導体層は非晶質シリコン層であることを特徴とする液晶表示装置。
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